Grabenisolation – Wikipedia

Le Grabénisolation ( Anglais Isolement de la tranchée peu profonde , Sti aussi Technique d’isolement des boîtes , Bit) est une méthode de technologie des semi-conducteurs pour l’isolement électrique des composants individuels (principalement des transistors à effet de champ de malheur) sur les circuits intégrés (IC). À cette fin, environ 250 à 700 nm de tranchées de profondeur sont générées entre les zones électriquement actives et remplies d’un matériau isolant électriquement (principalement du dioxyde de silicium). Un processus similaire est également utilisé dans d’autres produits semi-conducteurs, par exemple dans les transistors bipolaires à haute performance ou les circuits intégrés analogiques. Des profondeurs de fossé d’environ 5 µm sont utilisées. Pour distinguer de «l’isolation de la tranchée plate» (STI, peu profond = dt. plat ) Si ce processus est une «isolation de la tranchée profonde» (anglais. Isolement de la tranchée profonde , Dti, profond = dt. profond ) désigné.

De plus, il existe un certain nombre de méthodes d’isolation différentes qui utilisent également un fossé plus ou moins profond rempli de matériaux isolants électriquement. ^[d’abord]

La technologie STI a été la technologie d’isolation préférée (pour l’isolation électrique des composants individuels) pour les circuits CMOS (en particulier pour les nœuds technologiques inférieurs à 0,25 µm ^{[2] [3]} ). La procédure a été développée car les techniques utilisées précédemment (en particulier le processus de locos et les extensions) n’étaient plus suffisantes pour le faire afin d’utiliser la taille minimale de la structure utilisée. taille de caractéristique ) pour assurer une isolation suffisante. La technologie LOCOS a eu quelques inconvénients importants, par exemple, limité la formation des “clichés d’oiseaux” La densité de l’emballage et l’effet d’isolation sont plutôt superficiels. De plus, la technologie LOCOS a un impact négatif sur la topographie de l’interface ChIP, de sorte que les étapes ultérieures sont entravées en raison de la structuration lithographique plus faible pour FEACIBLE. Le principal inconvénient du processus STI par rapport à Loco est le plus grand nombre d’étapes de processus.

Le processus de fabrication des IST en tant que technologie de la technologie

Le processus Sti est généralement l’une des premières étapes de production de la production de circuits intégrés. Le matériau de départ est une tranche de silicium non structurée. Les épaisseurs de couche indiquées dans la description de base suivante ^{[4] [5]} sont des valeurs d’orientation et peuvent différer considérablement dans le cas de processus réels.

La première section de processus (figure 1) comprend la séparation du DAPEL de la couche, qui est ultérieurement structurée. À cette fin, une couche de dioxyde de silicium très mince est d’abord générée par oxydation thermique du silicium (environ 20–40 nm). Cet oxyde sert de couche tampon pour la couche de nitrure de silicium ultérieure, qui est destinée à réduire les tensions mécaniques qui surviennent à différentes tailles par des coefficients de dilatation mécanique et thermique et ainsi améliorer la responsabilité de la couche de nitrure. L’oxyde est ensuite via une séparation de phase gazeuse chimique avec une basse pression (anglais. CVD à basse pression , LPCVD) recouvert d’une couche de nitrure de silicium (environ 100–150 nm); La couche de nitrure sert plus tard de couche d’arrêt pour le processus CMP (anglais. planarisation chimique-mécanique ). Enfin, une peinture photo est utilisée par revêtement rotatif.

La deuxième section de processus suivante (figure 2) est l’exposition des bacs d’isolation ultérieurs. À cette fin, la peinture photo précédemment appliquée est une cygolithe structurée-hug et donc les zones de tranchées ultérieures masquées. Ceci est suivi par la gravure anisotrope de la couche DAPEL et des zones de tranchée (environ 250–700 nm de profondeur), par exemple à travers des ensembles de profondeur d’ions réactifs (Drie). Afin d’éliminer les résidus de polymère du RIE-Step, suit une courte étape de gravure chimique humide avec une solution fluoratérale d’hydrogène (acide de la rivière), qui en même temps sous-estimé légèrement l’oxyde de tampon (figure 3).

Maintenant, les tranchées sont remplies de dioxyde de silicium en matière d’isolation. Le départ se déroule sur un processus de MCV pour trop remplir les tranchées. Le processus CVD doit avoir la propriété de remplir des structures plus petites avec des conditions d’aspect plus élevé. Ceci est possible, par exemple, avec HDP-TEOS-PECVD (plasma à haute densité-tetraéthylent orthosilicat-plasma-CVD). Afin d’obtenir une interface de haute qualité entre le silicium et le dioxyde de silicium CVD, c’est-à-dire une interface avec quelques charges d’interface, un dioxyde de silicium thermique sur les zones de tranchée est souvent généré avant le revêtement CVD, le soi-disant oxyde de revêtement (Figure 4, environ 20–50 nm). Entre autres choses, les dommages et la contrainte mécanique sur les bords graves sont également réduits par le processus gravé.

Après avoir rempli les tranchées, la tranche est complètement recouverte d’un système de calques en dioxyde de silicium et du nitrure. Pour les étapes de production suivantes telles que le développement des structures de transistor, il est donc nécessaire de libérer à nouveau le substrat de silicium. Cela se fait également en ce qui concerne l’amélioration de la surface de la plaquette (topographie) – en particulier pour la photo ithograph-through the Rolation des couches au-dessus de la tranche par le polissage chimique-mécanique (CMP) du dioxyde de silicium, le soi-disant Oxyde-cmp . Le nitrure de silicium sert de couche d’arrêt pour le processus de polissage. Ceci est suivi par l’élimination nasale de la couche d’arrêt du nitrure de silicium (avec de l’acide phosphorique) et une évaluation de l’oxyde restant avec l’acide de la rivière jusqu’à ce que la couche d’oxyde de tampon soit éliminée.

• Gary S. May, Simon M. Sze: Fondamentaux de la fabrication de semi-conducteurs . Wiley & Sons, 2003, ISBN 0-471-23279-3.
• Stephen A. Campbell: La science et l’ingénierie de la fabrication microélectronique . 2e édition. Oxford University Press, 2001, ISBN 0-19-513605-5.

1. ↑ VGL. Dinesh C. Gupta: Fabrication de semi-conducteurs: technologie et métrologie . ASTM International, 1989, ISBN 0-8031-1273-4, S. 291 .
2. ↑ Michael Quirk, Julian Serda: Technologie de fabrication de semi-conducteurs: Manuel de l’instructeur ( Mémento à partir du 28 septembre 2007 Archives Internet ) (PDF; 1,4 Mo). S. 25.
3. ↑ Gary S. May, Simon M. Sze: Fondamentaux de la fabrication de semi-conducteurs . Wiley & Sons, 2003, ISBN 0-471-23279-3, S. 207 .
4. ↑ Sami Franssila: Introduction à la microfabrication . John Wiley & Sons, 2010, ISBN 978-0-470-74983-8, S. 336 .
5. ↑ Yuzhuo li: Applications microélectroniques de la planarisation mécanique chimique . John Wiley & Sons, 2007, ISBN 978-0-471-71919-9, S. 349–350 .