[{"@context":"http:\/\/schema.org\/","@type":"BlogPosting","@id":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/langue-de-description-du-materiel-wikipedia\/#BlogPosting","mainEntityOfPage":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/langue-de-description-du-materiel-wikipedia\/","headline":"Langue de description du mat\u00e9riel – Wikipedia","name":"Langue de description du mat\u00e9riel – Wikipedia","description":"before-content-x4 Un Langue de description du mat\u00e9riel ( Anglais Langue de description du mat\u00e9riel , HDL ) est un langage","datePublished":"2018-03-08","dateModified":"2018-03-08","author":{"@type":"Person","@id":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/author\/lordneo\/#Person","name":"lordneo","url":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/author\/lordneo\/","image":{"@type":"ImageObject","@id":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","url":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","height":96,"width":96}},"publisher":{"@type":"Organization","name":"Enzyklop\u00e4die","logo":{"@type":"ImageObject","@id":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","url":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","width":600,"height":60}},"image":{"@type":"ImageObject","@id":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","url":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","width":100,"height":100},"url":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/langue-de-description-du-materiel-wikipedia\/","wordCount":3582,"articleBody":"     (adsbygoogle = window.adsbygoogle || []).push({});before-content-x4Un Langue de description du mat\u00e9riel ( Anglais  Langue de description du mat\u00e9riel , HDL ) est un langage formel avec lequel les op\u00e9rations de circuits int\u00e9gr\u00e9s et leur conception peuvent \u00eatre d\u00e9crits et test\u00e9s dans des simulations. [d’abord] Les langues Verilog et VHDL sont parmi les langues les plus couramment utilis\u00e9es pour d\u00e9crire la logique num\u00e9rique et sont \u00e9tablies comme des normes industrielles. [2] Les HDL font partie de l’automatisation de la conception \u00e9lectronique.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Description du mat\u00e9riel Les langages expriment le comportement temporel et \/ ou une structure de circuit (spatiale) dans le texte normal. Contrairement aux langages de programmation logicielle, la syntaxe et la s\u00e9mantique des HDL contiennent les possibilit\u00e9s d’exprimer des processus temporels et des simultanit\u00e9s dans leur notation, comme le mat\u00e9riel le requis. Les langues dont la seule caract\u00e9ristique est de reproduire les connexions des circuits \u00e9lectroniques sous la forme de listes de r\u00e9seaux sont Langues de netlist d\u00e9sign\u00e9. L’une des raisons de l’utilisation d’un HDL est la possibilit\u00e9 de g\u00e9n\u00e9rer des listes de r\u00e9seaux de g\u00e9n\u00e9ration automatique pour les circuits int\u00e9gr\u00e9s via un outil de synth\u00e8se. Par exemple, les circuits peuvent \u00eatre impl\u00e9ment\u00e9s dans des modules de micro\u00e9lectronique configurables tels que les tableaux de porte programmables sur le terrain (FPGA) ou dans des circuits int\u00e9gr\u00e9s sp\u00e9cifiques \u00e0 l’application (ASIC). Pour la synth\u00e8se du circuit, cr\u00e9ant une liste de r\u00e9seaux, seule une partie de la langue, bas\u00e9e sur la syntaxe et la s\u00e9mantique, convient g\u00e9n\u00e9ralement. La synth\u00e8se logique est pr\u00e9f\u00e9r\u00e9e dans le domaine du circuit num\u00e9rique. Les parties restantes de la langue conviennent \u00e0 la mod\u00e9lisation plus simple d’un environnement de test pour la v\u00e9rification des fonctionnalit\u00e9s dans les programmes de simulation. Un exemple de construction vocale non synth\u00e9tique est l’insertion et la sortie des fichiers (E \/ S de fichiers) qui n’est disponible que dans l’environnement de simulation. La port\u00e9e du b\u00e9ton dont les parties de la langue sont encore synth\u00e9sives d\u00e9pend des outils synth\u00e9tiques utilis\u00e9s. Au d\u00e9but de la synth\u00e8se logique, les multiplications num\u00e9riques n’ont pas pu \u00eatre synth\u00e9tis\u00e9es directement. En r\u00e8gle g\u00e9n\u00e9rale, les outils disponibles en 2008 dominent la synth\u00e8se directe de l’op\u00e9ration de multiplication dans le mat\u00e9riel.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Les niveaux d’abstraction suivants sont utilis\u00e9s: Mod\u00e8le comportemental ( comportemental , en partie pas synth\u00e9sive) Niveau de transfert d’enregistrement (mod\u00e8le RTL, synth\u00e9tif) Mod\u00e8le Gatelevel (liste de r\u00e9seaux) Vhdl [ Modifier | Modifier le texte source ]] Le d\u00e9veloppement du HDL est g\u00e9n\u00e9ralement li\u00e9 \u00e0 l’historique de d\u00e9veloppement de l’industrie informatique et en particulier de la micro\u00e9lectronique. En raison des conceptions, des d\u00e9veloppements et de la complexit\u00e9 croissants, le minist\u00e8re am\u00e9ricain de la D\u00e9fense (DoD) a fait don d’un programme pour la normalisation des syst\u00e8mes num\u00e9riques au d\u00e9but des ann\u00e9es 80, le So-Called. VHSIC (IC \u00e0 tr\u00e8s grande vitesse) -Programm . [d’abord] [3] La mise en \u0153uvre de cette exigence d’un “outil de documentation standardis\u00e9, qui a accompli des informations d\u00e9taill\u00e9es sur l’interface (c’est-\u00e0-dire les entr\u00e9es et les sorties) et le comportement des syst\u00e8mes num\u00e9riques”, effectu\u00e9 par les Texas Instruments, IBM et Interm\u00e9triques. Une premi\u00e8re version du VHDL “Tool” a \u00e9t\u00e9 publi\u00e9e en 1985 puis remise \u00e0 l’IEEE. L’IEEE a ensuite publi\u00e9 le standard IEEE 1076\u20131987 en 1987. Verilog [ Modifier | Modifier le texte source ]] Verilog a \u00e9t\u00e9 cr\u00e9\u00e9 quel que soit le VHDL et a \u00e9t\u00e9 d\u00e9velopp\u00e9 en HDL pour la simulation logique (Verilog-XL) en 1983 par des syst\u00e8mes de conception int\u00e9gr\u00e9s automatis\u00e9s (plus tard: Gateway Design Automation) sous la direction de Phil Moorby. [4] GDA a finalement \u00e9t\u00e9 repris par Cadence en 1990. Afin de ne pas perdre de popularit\u00e9 par rapport \u00e0 VHDL, Cadence a publi\u00e9 le HDL pour un d\u00e9veloppement ult\u00e9rieur. L’IEEE a finalement standardis\u00e9 Verilog en 1995 en tant que standard IEEE 1364. Karl et Abl ont parl\u00e9 [ Modifier | Modifier le texte source ]] Les premiers langages de description du mat\u00e9riel (vers 1977) \u00e9taient le FAI (processeur d’instructions) [5] de l’Universit\u00e9 Carnegie Mellon, et Karl, de l’Universit\u00e9 de Karlsruhe, plus tard d\u00e9velopp\u00e9 au TU KAISERSLAUTERN. [6] Le FAI \u00e9tait similaire \u00e0 un langage de programmation logiciel et a servi \u00e0 d\u00e9crire le comportement d’entr\u00e9e \/ sortie de la simulation. Cependant, il n’est gu\u00e8re utilisable pour la synth\u00e8se. Un projet de calcul comprenait \u00e9galement \u00abKarl et sa mise en \u0153uvre pour soutenir\u00bb Plan de plancher de la puce VLSI \u00abEt conception mat\u00e9rielle structur\u00e9e. Il fournit \u00e9galement la base du langage s\u0153ur graphique interactif de Karl, mis en \u0153uvre au d\u00e9but des ann\u00e9es 1980 au centre de recherche CSELT \u00e0 Turin, en Italie, en tant que syst\u00e8me de conception VLSI graphique. Au milieu des ann\u00e9es 80, un consortium financ\u00e9 par l’UE a mis en \u0153uvre un complet ” Framework de conception VLSI \u00abAutour de Karl et ABL autour. [7] En 1983, la soci\u00e9t\u00e9 DATA-I \/ O a introduit la langue Abel aux syst\u00e8mes logiques et aux capitales (anglais. machines d’\u00c9tat finies ) d\u00e9crire.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Le terme est r\u00e9guli\u00e8rement (et incorrectement) Programme Synonyme pour avoir \u00e9crit une description mat\u00e9rielle. Cela r\u00e9sulte du fait que les HDL repr\u00e9sentent une sp\u00e9cification ex\u00e9cutable d’un mat\u00e9riel sp\u00e9cifique. Un programme de simulation qui fournit la s\u00e9mantique de base de la langue et le temps du temps offre au d\u00e9veloppeur de l’\u00e9lectronique la possibilit\u00e9 de mod\u00e9liser un mat\u00e9riel avant qu’il ne soit physiquement (technologie semi-conductrice). Cette possibilit\u00e9 d’ex\u00e9cution donne l’impression que cette langue est utilis\u00e9e pour “programmer” quelque chose, par lequel ce type d’ex\u00e9cution diff\u00e8re de la compilation logicielle et de l’ex\u00e9cution. La distinction peut \u00e9galement \u00eatre comprise sur le “but” de la m\u00e9thode respective (logiciel vs mat\u00e9riel): le r\u00e9sultat d’un logiciel est un programme transformable pour un ordinateur donn\u00e9 (par exemple le microcontr\u00f4leur). D’un autre c\u00f4t\u00e9, le r\u00e9sultat chez HDLS est un “module mat\u00e9riel” ou une puce. Une caract\u00e9ristique de distinction juridique est que les \u00abinventions impl\u00e9ment\u00e9es par ordinateur\u00bb sont-elles ainsi que ce sont des programmes informatiques purs. N\u00e9anmoins, dans le monde professionnel, z. B. Le terme anglais Codage Utilis\u00e9 en relation avec HDLS. [8] Il existe \u00e9galement des HDL et des simulateurs pour la mod\u00e9lisation dans la technologie num\u00e9rique et analogique, par exemple l’extension VHDL-AMS (abr\u00e9viation pour: VHDL Signal analogique ). [9] Il est possible de d\u00e9crire le mat\u00e9riel s\u00e9mantiquement dans un langage r\u00e9pandu tel que C ++, en conjonction avec des biblioth\u00e8ques de classe \u00e9tendues. SystemC poursuit cette approche, qui n’est actuellement synth\u00e9sive que dans des cas exceptionnels et est principalement utilis\u00e9 dans le domaine acad\u00e9mique. Le C ++ “normal”, en revanche, ne contient aucune possibilit\u00e9 de d\u00e9crire un cours temporel et ne convient donc pas. Les HDL sont standardis\u00e9s par diverses normes IEEE et IEC. L’IEEE Comit\u00e9 des normes d’automatisation de la conception (DASC) est responsable de la normalisation. [dix] Quelques exemples sont r\u00e9pertori\u00e9s ci-dessous: [11] IEEE 1076-2019 – VHDL [douzi\u00e8me] IEC – 62530 – Systemverilog [13] IEC – 61691-6: Langages comportementaux – Partie 6: Extensions analogiques et signals analogiques VHDL [14] \u2191 un b  Brock J. Lameres: Introduction aux circuits logiques et conception logique avec VHDL . Springer International Publishing, Cham 2019, ISBN 978-3-03012488-5, S.  156  ff ., est ce que je: 10 1007 \/ 978-3-030-12489-2 ( Springer.com [Consult\u00e9 le 28 d\u00e9cembre 2022]).   \u2191  Lu Dai: Faites un impact et impliquez-vous dans le d\u00e9veloppement et l’\u00e9volution des normes. Dans: Edacaf\u00e9. Internet Business Systems Inc., 12 mars 2020, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  Vhdl. Dans: Semi-conducteur. SMG, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais am\u00e9ricain).   \u2191  Philip Moorby. Mus\u00e9e d’histoire informatique, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  Mario R. Barbacci, Gary E. Barnes, Roderic Geoffrey Galton Cattell, Daniel P. Siewiorek: Le langage de description de l’ordinateur ISPS . D\u00e9partement d’informatique (Universit\u00e9 Carnegie Mellon), 1. Juni 1978, doi: 10.1184 \/ r1 \/ 6610637.v1 (Anglais, CMU.edu [Consult\u00e9 le 28 d\u00e9cembre 2022]).   \u2191  Reiner W. Hartenstein: Karl et Abl . Dans: Fondamentaux et normes dans les langues de description du mat\u00e9riel . Springs Non-Herlands, Drogian, en 1993, ISBN 978-94-010-48486-0, S.  447\u2013466 , est ce que je: 10,1007 \/ 978-94-011-1914-6_16 (Anglais, Springer.com [Consult\u00e9 le 28 d\u00e9cembre 2022]).   \u2191  Jean P. Mirmet (HRSG.): Fondamentaux et normes dans les langues de description du mat\u00e9riel . Springs Pays-Bas, Draggian, ISBN 978-94-01,018-4846-0, DI: 10 1007 \/ 978-94-011-1914-6-6 (Anglais, Springer.com [Consult\u00e9 le 28 d\u00e9cembre 2022]).   \u2191  Pong P. Chu: Conception mat\u00e9rielle RTL Utilisation de VHDL: codage pour l’efficacit\u00e9, la portabilit\u00e9 et l’\u00e9volutivit\u00e9 . Wiley-Interscience, Hoboken, N.J. 2006, ISBN 0-471-78639-X ( Ieee.org ).   \u2191  Johann Siegl, Edgar Zocher: M\u00e9thodologie de d\u00e9veloppement et outils de conception . Dans: Technologie de circuit . Springer Berlin Heidelberg, Berlin, Heidelberg 2018, ISBN 978-3-662-56285-7, S.  9\u201392 , est ce que je: 10,1007 \/ 978-3-662-56286-4_2_2 ( Springer.com [Consult\u00e9 le 28 d\u00e9cembre 2022]).   \u2191  Page Web DASC. Le comit\u00e9 des normes d’automatisation de la conception, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  Normes IEEE. Aclellera Systems Initiative, 2022, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  IEEE 1076-2019 – Norme IEEE pour le manuel de r\u00e9f\u00e9rence du langage VHDL. Dans: IEEEEE. IEEE, 23 d\u00e9cembre 2019, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  IEC – 62530 – SystemVerilog – Conception mat\u00e9rielle unifi\u00e9e, sp\u00e9cification et langage de v\u00e9rification | Engineering360. Dans: GlobalSpec \/ Engineering360. Commission \u00e9lectrotechnique internationale (CEI), 1. Juli 2021, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).   \u2191  IEC – 61691-6 – Langues comportementales – Partie 6: Extensions analogiques et signals analogiques VHDL | Engineering360. Dans: GlobalSpec \/ Engineering360. Commission \u00e9lectrotechnique internationale (CEI), 1. Juni 2021, consult\u00e9 le 28 d\u00e9cembre 2022 (Anglais).        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4"},{"@context":"http:\/\/schema.org\/","@type":"BreadcrumbList","itemListElement":[{"@type":"ListItem","position":1,"item":{"@id":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/#breadcrumbitem","name":"Enzyklop\u00e4die"}},{"@type":"ListItem","position":2,"item":{"@id":"https:\/\/wiki.edu.vn\/all2fr\/wiki1\/langue-de-description-du-materiel-wikipedia\/#breadcrumbitem","name":"Langue de description du mat\u00e9riel – Wikipedia"}}]}]