Latch-up-Effekt – Wikipedia

Le terme technique Effet de verrouillage (Sratch de l’anglais aussi aussi Latch de l’événement unique , CE ) Dans l’électronique, la transition d’un élément de construction de semi-conducteurs, comme au niveau du CMOS, fait référence à un état de faible résistance qui peut conduire à un court-circuit électrique. Si des mesures de protection sont manquantes, le Effet de verrouillage Pour la destruction thermique du composant.

Un effet de verrouillage peut être déclenché par une courte pointe de tension électrique, par exemple par surtension ou une décharge électrostatique. De plus, le rayonnement alpha ou neutronique peut également déclencher un effet de verrouillage. En raison du rayonnement des particules (significativement plus élevé) dans l’espace, l’utilisation de l’espace de certains composants fortement miniaturisés n’est donc pas possible.

Traverse à travers la structure d’un onduleur CMOS et représentation du thyristor parasite

La structure de la couche des terminaisons individuelles des transistors à effet de champ N et P du canal p dans un substrat commun dans un circuit intégré entraîne des transistors bipolaires parasitaires et pnp parasitaires indésirables. Dans leur interconnexion mutuelle, celles-ci correspondent à un thyristor, comme le montre l’exemple d’un onduleur dans la technologie CMOS. Le Effet de verrouillage Décrit l’allumage (commutation) de ce thyristor parasite. Cela circule brièvement de la tension d’alimentation dans le composant. L’électricité fluide est alors suffisamment élevée pour créer une surcharge thermique dans cette zone et pour endommager ou détruire le circuit.

description technique [ Modifier | Modifier le texte source ]]

Le Structure géométrique critique se compose d’un NPN latéral parasite et d’un transistor PNP vertical. Les zones de vidange source du transistor du canal P sont l’émetteur et le N-pan la base du transistor PNP résultant, tandis que le substrat de la tête de P est le collecteur. En conséquence, l’émetteur, la base et le collecteur du transistor bipolaire NPN forment les zones de vidange source des transistors à effet de champ N canal N, le substrat P et le N-PAN.

Les deux transistors bipolaires sont bloqués dans des conditions de fonctionnement normales. Cependant, si en raison de conditions externes, des courants latéraux élevés circulent à travers la baignoire et le substrat (par exemple par surtension sur l’une des entrées d’un circuit CMOS qui est dérivé de ne pas être montré ici des diodes protectrices dans le substrat), il y a des déchets de tension à ces points. Ces tensions polissent la diode émetteur de base de l’un des deux transistors parasites en direction de la rivière. Il y a un flux de courant. Le courant de collecteur résultant crée une chute de tension dans la résistance parallèle de base ( R _p ou. R _n ) du transistor complémentaire résultant. Si la tension d’émetteur de base est dépassée dans cela, les deux transistors mènent désormais. Les conséquences sont une rétroaction positive entre les deux transistors bipolaires parasites ainsi qu’une connexion permanente à faible résistance entre la tension d’alimentation et la masse. Cette connexion à faible résistance ne peut alors être séparée qu’en supprimant la tension d’alimentation.

Si le renforcement de puissance de l’un des deux transistors est suffisamment élevé, la disposition reste même après que les flux injectés ont disparu à l’état actif (état de maintien ou de verrouillage). Cela conduit à un dysfonctionnement du composant, car les sorties sont à un niveau fixe et ne réagissent plus aux modifications du début. L’électricité fluide n’est également déterminée que par la résistance aux rails et les résistances des routes de collecteur de base des transistors impliqués. Les chemins de fer en métal d’alimentation ne sont généralement pas conçus pour cela, et la destruction thermique ou la fusion avec des structures en dessous peut se produire.

Mécanismes de déclenchement [ Modifier | Modifier le texte source ]]

• La tension d’alimentation dépasse les données de bordure absolue. notes maximales absolues ) du bloc de construction. Une courte tension comme avec une décharge électrostatique peut se réunir ici.
• La tension sur la connexion d’entrée ou de sortie dépasse la tension d’alimentation de plus que la chute de tension d’une diode. Cela peut se produire par des pointes de tension sur une ligne de signal, par ex. B. par Crosstate.
• Commande erronée ou inadéquate dans laquelle diverses tensions d’alimentation sont activées dans un seul circuit (anglais. séquençage d’alimentation ). Même des pièces de circuit non souverses, mais sur lesquelles il y a déjà des signaux de pièces de circuit déjà fournies, peut entrer dans l’état de verrouillage.
• Une autre cause rare dans des circonstances normales est le rayonnement ionisant, comme le rayonnement alpha ou neutronique. Lors du fonctionnement des circuits CMOS non protégés près des sources de rayonnement radioactif (fortes), l’effet de verrouillage entraîne des échecs de l’électronique. Dans ce cas également, un événement individuel peut être suffisant.

Contre-mesures structurelles dans le semi-conducteur [ Modifier | Modifier le texte source ]]

Afin de supprimer efficacement les mécanismes de déclenchement décrits ci-dessus, les mesures suivantes peuvent être prises:

• De grandes distances des zones de drainage de la source aux bords de la baignoire
• Substrat de résistance inférieure et p ⁺ Anneau de protection (anglais anneau de garde ) à côté du n ⁺ -Les quatre
• Faible ⁺ -Nure de la protection pour la connexion de tension d’alimentation
• Isolement des FET individuels par des substrats SOI

Les problèmes suivants surviennent. Aucune zone de baignoire à faible résistance ne peut être implantée sur un matériau hautement dopé (faible résistance électrique). Par conséquent, des plaquettes à revêtement épitactiquement sont utilisées, qui portent une couche de silicium mince et haute résistance (faible résistant) sur le matériau hautement dopé. La couche EPI prend les zones de baignoire et de transistor et le substrat bien conducteur en dessous assure ensuite une protection efficace de verrouillage. Le seul inconvénient de cette procédure est les coûts élevés dus à la procédure de revêtement supplémentaire.

D’autres mesures sont plus structurelles et affectent les connexions courtes des lignes avec des courants élevés et les structures de garde de garde déjà mentionnées dans la liste. Ces anneaux de garde sont très dopés p ⁺ -Méromètres cotés dans le sous-substrate P et n ⁺ -Mérations cotées dans le n-bon. Ils perçoivent les transporteurs de charge injectés et les privent du courant latéral. Les anneaux de garde ne peuvent être mis en œuvre que de manière très intensive dans l’espace, mais sont utilisés dans les circuits critiques d’entrée et de sortie dans la technologie CMOS.

Pour supprimer cet effet d’interférence, les circuits CMOS modernes ont des arrangements géométriques spéciaux des zones de dotation de l’alimentation N et P. Des circuits de protection (limiteur d’électricité rapide) sont également utilisés dans les voyages dans l’espace. Un autre trouble causé par le rayonnement spatial, le So-appelé TON (Un seul événement bouleversé), ne mène pas à la destruction du circuit, mais uniquement à une perturbation temporaire en fonction du circuit, mais aussi au bloc, mais cela peut être corrigé en activant / activant. Les deux effets, SEL et SEU, sont également Effets d’événement unique Décrit parce qu’ils peuvent être déclenchés par une seule particule à haute énergie.

Contre-mesures dans le circuit environnant [ Modifier | Modifier le texte source ]]

Les contre-mesures à l’extérieur du module semi-conducteur peuvent également être prises. En général, ce sont des mesures qui garantissent que les données de bordure absolue du composant ne sont pas violées:

• Consultation d’une conséquence des tensions de fonctionnement couplées ( Anglais séquençage de puissance ), de sorte qu’aucune différence de tension inadmissible entre les connexions des composants ne se produit.
• Dans le cas de deux tensions d’alimentation pour le composant, une diode Schottky entre les soins peut s’assurer qu’elles ne diffèrent que par la chute de tension de la diode.
• Les entrées peuvent être activées sur des résistances de protection externes qui empêchent le courant d’entrée d’atteindre la valeur d’un verrouillage
• Protections des connexions d’assemblage et de composants à partir de transitoires (causées par les processus ESD ou de commutation) avec des varistors ou des diodes de suppresseur
• Limite de puissance de l’alimentation (par exemple en raison d’une résistance aux lignes). Cela n’empêche pas le verrouillage, mais empêche la destruction thermique du composant.

L’inconvénient de ces mesures est que les composants supplémentaires entraînent des coûts plus élevés. La place limitée sur une carte de circuit imprimé peut également avoir un effet limitant sur l’utilisation de ces mesures.

JESD 78A ( Test de verrouillage IC )

Publié par The Every. Cette norme définit une méthode pour tester la résistance à l’observation d’un circuit intégré. Il définit également les classes et les étapes avec lesquelles la force de verrouillage d’un bloc de construction peut être spécifiée comparable.