[{"@context":"http:\/\/schema.org\/","@type":"BlogPosting","@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/architektura-procesora-oparta-na-rejestrach-ogolnych\/#BlogPosting","mainEntityOfPage":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/architektura-procesora-oparta-na-rejestrach-ogolnych\/","headline":"Architektura procesora oparta na rejestrach og\u00f3lnych","name":"Architektura procesora oparta na rejestrach og\u00f3lnych","description":"before-content-x4 A Architektura procesora oparta na rejestrach og\u00f3lnych W technologii informatycznej stanowi najcz\u0119stszy logiczny schemat w sprz\u0119cie procesor\u00f3w komputerowych. after-content-x4","datePublished":"2023-09-28","dateModified":"2023-09-28","author":{"@type":"Person","@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/author\/lordneo\/#Person","name":"lordneo","url":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/author\/lordneo\/","image":{"@type":"ImageObject","@id":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","url":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","height":96,"width":96}},"publisher":{"@type":"Organization","name":"Enzyklop\u00e4die","logo":{"@type":"ImageObject","@id":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","url":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","width":600,"height":60}},"image":{"@type":"ImageObject","@id":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/6\/66\/Architettura_di_un_processore_basato_su_registri_generali.gif\/440px-Architettura_di_un_processore_basato_su_registri_generali.gif","url":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/6\/66\/Architettura_di_un_processore_basato_su_registri_generali.gif\/440px-Architettura_di_un_processore_basato_su_registri_generali.gif","height":"306","width":"440"},"url":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/architektura-procesora-oparta-na-rejestrach-ogolnych\/","wordCount":2399,"articleBody":"     (adsbygoogle = window.adsbygoogle || []).push({});before-content-x4A Architektura procesora oparta na rejestrach og\u00f3lnych W technologii informatycznej stanowi najcz\u0119stszy logiczny schemat w sprz\u0119cie procesor\u00f3w komputerowych.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Og\u00f3lnie rzecz bior\u0105c, procesor (CPU), zgodnie z klasyczn\u0105 architektur\u0105 von Neumanna, komunikuje si\u0119 z innymi urz\u0105dzeniami lub peryferyjami, takimi jak wspomnienia nieulotne i urz\u0105dzenia wej\u015bciowe (I\/O) za pomoc\u0105 magistrali po\u0142\u0105cze\u0144, zwykle w trybie r\u00f3wnoleg\u0142ym. W szczeg\u00f3lno\u015bci procesor, kt\u00f3ry jest urz\u0105dzeniem programowalnym z zewn\u0105trz przez u\u017cytkownika, obs\u0142uguje przede wszystkim instrukcje programu, kt\u00f3re maj\u0105 by\u0107 wykonane (w j\u0119zyku maszynowym) oraz dane, na kt\u00f3rych mo\u017cna dzia\u0142a\u0107 bezpo\u015brednio z pami\u0119ci nieog\u0142czeg\u00f3lnej, a nast\u0119pnie wykonywa\u0107 wymagane operacje przetwarzania samych danych; Z punktu widzenia widzi zatem tylko adresy lub pozycje pami\u0119ci. Na rysunku znajduje si\u0119 seria komponent\u00f3w: Rysunek 1. Przyk\u0142ad architektury oparty na rejestrach og\u00f3lnych. Rejestry to cia\u0142a pami\u0119ci zdolne do zapami\u0119tania serii bit\u00f3w, kt\u00f3re mo\u017cna poda\u0107, adresy pami\u0119ci lub instrukcje programu pobrane z pami\u0119ci procesora i wyra\u017cone w j\u0119zyku maszynowym. Typowe warto\u015bci liczby bit\u00f3w, kt\u00f3re mog\u0105 zapami\u0119ta\u0107, to 8, 16, 32 lub 64, a ich liczba okre\u015bla konkretn\u0105 architektur\u0119 procesora. Zastosowanie rejestr\u00f3w jest uzasadnione faktem, \u017ce poniewa\u017c pami\u0119\u0107 nielatywna jest na og\u00f3\u0142 powolna, u\u017cycie dodatkowych pozycji pami\u0119ci (rejestry dok\u0142adnie), na kt\u00f3rych do posmarowania danych jest og\u00f3lnie bardzo przydatne do wydajnego funkcjonowania procesora procesora samo. R\u00f3\u017cne komponenty przedstawione na rysunku lub jakie g\u0142\u00f3wne urz\u0105dzenia procesora i to, co robi\u0105 w szczeg\u00f3lno\u015bci rejestry, s\u0105 szczeg\u00f3\u0142owo opisane.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Jednostka steruj\u0105ca. Jest to organy lub jednostka zarz\u0105dzaj\u0105ca, kontroluje lub przewodniczy wykonywaniu wszystkich operacji przetwarzania dla konkretnego programu lub dowodzi wszystkich pozosta\u0142ych cz\u0119\u015bci procesora poprzez pilotowanie samych komponent\u00f3w (ALU itp.) Poprzez przekazanie do tych polece\u0144 wej\u015bciowych i dzia\u0142aj\u0105cego jako prze\u0142o\u017cony; Reprezentuje sekwencyjn\u0105 logik\u0119 maszyny do stan\u00f3w og\u00f3lnych, kt\u00f3ra z kolei reprezentuje og\u00f3ln\u0105 logik\u0119 elektroniczn\u0105 samego procesora. Na przyk\u0142ad interpretacja edukacji od czasu do czasu znajduje si\u0119 w rejestrze IR; To zale\u017cy, aby umo\u017cliwi\u0107 dwa rejestry czytania i pisania, w tym wymiana informacji.Jednostka steruj\u0105ca zawiera podunacjonalno\u015b\u0107 zwan\u0105 sekwencerem, kt\u00f3ry jest niczym wi\u0119cej ni\u017c samochodem do stan\u00f3w, kt\u00f3re oznacza kroki lub stany wykszta\u0142cenia, poczynaj\u0105c od fazy pobierania, w kt\u00f3rej cz\u0119\u015b\u0107 wykszta\u0142cenia lub kodu operacyjnego jest odzyskiwana i \u0142adowana, kt\u00f3r\u0105 nale\u017cy wykona\u0107, co nale\u017cy wykona\u0107 i kontynuowanie sekwencji operacji, kt\u00f3re maj\u0105 by\u0107 wykonywane po uzyskaniu dekodera edukacyjnego przez dekodera edukacyjnego (dekoder instrukcji). Po wykonaniu operacji stan sekwencera powraca do fazy pobierania do wykonania p\u00f3\u017aniejszej edukacji zgodnie ze zwyk\u0142ym cyklem procesora.Wszystkie fazy cyklu procesora odbywaj\u0105 si\u0119 poprzez wysy\u0142anie r\u00f3\u017cnych sk\u0142adnik\u00f3w zestawu impuls\u00f3w kontrolnych, w bardzo precyzyjnej sekwencji czasowej. M\u00f3wi\u0105c dok\u0142adniej, przy ka\u017cdym zegarowym poci\u0105gni\u0119ciu linie kontrolne nabieraj\u0105 okre\u015blonego stanu; Sukcja r\u00f3\u017cnych pa\u0144stw przyczynia si\u0119 do ca\u0142kowitej realizacji edukacji. Z tego powodu mo\u017cna powiedzie\u0107, \u017ce edukacja pojedynczego j\u0119zyka maszynowego odbywa si\u0119 poprzez odpowiedni sk\u0142ad wielu mikrooperacji. Do Alu. Jednostka logiczna-arytmetyczna to cia\u0142o odpowiedzialne za przeprowadzanie operacji arytmetycznych i por\u00f3wna\u0144 logicznych. Pobiera operandy zazwyczaj z rejestr\u00f3w og\u00f3lnych, a tak\u017ce w rejestrach og\u00f3lnych, przedstawia wyniki oblicze\u0144. W najprostszej i najbardziej og\u00f3lnej architekturze sk\u0142ada si\u0119 z blok\u00f3w, kt\u00f3re wykonuj\u0105 wszystkie operacje (suma, xor i, shift, test) na danych wej\u015bciowych danych otrzymanych z selektorem wyj\u015bciowym, kt\u00f3ry decyduje, kt\u00f3ra po\u017c\u0105dana operacja wybie\u017ca\u0142a na wyj\u015bciu, nawet je\u015bli Wszystko to nieuchronnie wi\u0105\u017ce si\u0119 z pewn\u0105 strat\u0105 mocy w por\u00f3wnaniu z bardziej wydajnymi wdro\u017ceniami. Jest to po\u0142\u0105czone z akumulatorem, kt\u00f3ry jest rodzajem rejestru, w kt\u00f3rym dane s\u0105 zapami\u0119tywane przed przetworzeniem przez sam ALU. Po obliczeniach ALU ma r\u00f3wnie\u017c zadanie ustawienia niekt\u00f3rych flag SR ( Rejestr statusu ) w celu \u015bledzenia niekt\u00f3rych zdarze\u0144 (np. Raport o sumie). Jest cz\u0119\u015bci\u0105 kombinatorycznej logiki maszyny do stan\u00f3w, kt\u00f3ra z kolei reprezentuje og\u00f3ln\u0105 logik\u0119 funkcjonowania procesora. Pami\u0119\u0107. Zawiera bardzo du\u017c\u0105 liczb\u0119 rejestr\u00f3w, pozycji lub kom\u00f3rek, w kt\u00f3rych przechowywane s\u0105 dane i instrukcje programu (podzbi\u00f3r pe\u0142nego zestawu instrukcji w j\u0119zyku maszynowym procesora) przez jeden Zwracanie si\u0119 do przestrzeni . Czas potrzebny na dost\u0119p do rejestru pami\u0119ci jest og\u00f3lnie znacznie wy\u017cszy ni\u017c u\u017cywany do dost\u0119pu do jednego z rejestr\u00f3w procesor\u00f3w. Z tego powodu, o ile to mo\u017cliwe, staramy si\u0119 wykorzysta\u0107 rejestry wewn\u0119trzne do przeprowadzania operacji, ograniczaj\u0105c dost\u0119p do pami\u0119ci do niezb\u0119dnego cie\u015bniny. Uwzgl\u0119dniaj\u0105c pami\u0119\u0107 bardzo du\u017c\u0105 liczb\u0119 rejestr\u00f3w, w ka\u017cdym czasowym momencie tylko jeden z nich mo\u017ce uczestniczy\u0107 w operacjach czytania lub pisania: ten, kt\u00f3rego adres jest zawarty w rejestrze MAR. Aby historycznie zrekompensowa\u0107 powolno\u015b\u0107 pami\u0119ci RAM, pami\u0119\u0107 pami\u0119ci podr\u0119cznej zosta\u0142a r\u00f3wnie\u017c wymy\u015blona. Autobus L’Anrenal. Jest to g\u0142\u00f3wny kana\u0142 komunikacyjny udost\u0119pniony przez wy\u017cej wymienionych cz\u0142onk\u00f3w i przez kt\u00f3ry mog\u0105 oni dialog, wymieniaj\u0105c informacje, takie jak polecenia wej\u015bciowe, wyj\u015bcia itp. W tym kontek\u015bcie dialog polega na wymianie danych binarnych mi\u0119dzy rejestrami w metodzie r\u00f3wnoleg\u0142ej. Oznacza to, \u017ce wiele bit\u00f3w jest jednocze\u015bnie przenoszonych przez magistral\u0119 z rejestru nadawcy do rejestru biorcy. Podczas operacji transferu dwa rejestry zaanga\u017cowane w komunikacj\u0119 znajduj\u0105 si\u0119 w stanie czytania (odbiorca) i pisaniu (nadawcy) w taki spos\u00f3b, aby m\u00f3c uzyska\u0107 dane obecne w magistlerze i by\u0107 w stanie je napisa\u0107 . Wszystkie pozosta\u0142e rejestry znajduj\u0105 si\u0119 w stanie \u201eodpoczynku\u201d, w kt\u00f3rym nie mog\u0105 ani odczyta\u0107 danych kr\u0105\u017c\u0105cych w magistrali ani wp\u0142ywa\u0107 na status magistrali z zawartymi danymi. Liczba bit\u00f3w jednocze\u015bnie przeniesionych wskazuje r\u00f3wnoleg\u0142o\u015b\u0107 magistrali i jest r\u00f3wna liczbie bit\u00f3w zawartych w jednym rejestrze. Charakteryzuje r\u00f3wnie\u017c wewn\u0119trzn\u0105 r\u00f3wnoleg\u0142o\u015b\u0107 procesora.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Autobus adresowy i rejestr MAR. Podczas dost\u0119pu do pami\u0119ci, zar\u00f3wno w fazie czytania, jak i w fazie pisania, rejestr MAR ( Rejestr adresu pami\u0119ci ) zawiera adres akceptowanej pozycji pami\u0119ci. Ten adres, przeniesiony do narz\u0105du pami\u0119ci za pomoc\u0105 magistrali adresowej, umo\u017cliwia komunikacj\u0119 tylko jedn\u0105 ze wszystkich dost\u0119pnych pozycji pami\u0119ci (kom\u00f3rki) (zwykle w bardzo wysokich liczbach). Te funkcje adresowania s\u0105 og\u00f3lnie zarz\u0105dzane przez jednostk\u0119 o nazwie procesora Logika adresu . Magistrala danych MDR i zarejestruj si\u0119 . . Magistrala danych Jest to autobus, kt\u00f3ry \u0142\u0105czy pami\u0119\u0107 z rejestrem MDR ( Rejestr danych pami\u0119ci ). S\u0142u\u017cy do przesy\u0142ania danych w obu zmys\u0142ach, zawsze zgodnie z trybem r\u00f3wnoleg\u0142ym. Wszystkie dane i instrukcje, kt\u00f3re musz\u0105 by\u0107 przetwarzane w procesorze z pami\u0119ci, r\u00f3wnie\u017c przechodz\u0105 przez rejestr MDR, a nast\u0119pnie z tego, osi\u0105gaj\u0105 odpowiednie rejestry do faktycznego przetwarzania. Podobnie wszystkie wyniki (wyj\u015bcia) opracowania, kt\u00f3re nale\u017cy przechowywa\u0107 w pami\u0119ci, przechodz\u0105 najpierw dla rejestru MDR, a nast\u0119pnie z niego osi\u0105gn\u0105\u0107 dok\u0142adn\u0105 pozycj\u0119 (kom\u00f3rk\u0119) pami\u0119ci. Rejestr PC ( Licznik programu ). Warto\u015b\u0107 przechowywana w rejestrze PC reprezentuje z definicji adres pozycji pami\u0119ci zawieraj\u0105cej p\u00f3\u017aniejsz\u0105 edukacj\u0119. Zazwyczaj jest to kwestionowane na pocz\u0105tku ka\u017cdej fazy pobierania, a nast\u0119pnie jest aktualizowana do pozycji pami\u0119ci \u201enast\u0119puj\u0105cej\u201d, przygotowuj\u0105c j\u0105 do wycofania nast\u0119pnego wykszta\u0142cenia. Mo\u017ce si\u0119 jednak zdarzy\u0107, \u017ce wycofana edukacja nale\u017cy do kategorii instrukcji skokowych: w tym przypadku dalsza aktualizacja komputera jest kontynuowana podczas fazy wykonania edukacji. Z tego wynika, \u017ce \u200b\u200bcelem wykszta\u0142cenia LEAP (uwarunkowanego) jest wy\u0142\u0105cznie zmiana (by\u0107 mo\u017ce) warto\u015bci komputera. Cz\u0119sto rejestr PC jest r\u00f3wnie\u017c nazywany IP (wska\u017anik instrukcji). Rejestr IR. ( Rejestr instrukcji ). Ten rejestr ma zadanie powitania z pami\u0119ci (przez MDR), podczas fazy pobierania, wykszta\u0142cenia, kt\u00f3re ma zosta\u0107 wykonane, to znaczy ta skierowana do komputera. Po tym w tym rejestrze edukacja musi by\u0107 interpretowana przez jednostk\u0119 kontroln\u0105, aby kontynuowa\u0107 mo\u017cliw\u0105 faz\u0119 przygotowania operandi i faz\u0105 wykonania. Rejestr SR. ( Rejestr statusu ). Jest to rejestr, kt\u00f3ry przechowuje szereg inspiruj\u0105cych fragment\u00f3w obecnego stanu. Mo\u017ce to wskazywa\u0107 na przyk\u0142ad, je\u015bli wynik ostatniej operacji arytmetycznej przeprowadzonej przez ALU da\u0142 wynik zerowy lub je\u015bli wygenerowa\u0142 raport. Rejestry og\u00f3lne. Rejestry og\u00f3lne nie odgrywaj\u0105 precyzyjnej roli, takiej jak inni, i od tego wynika ich imi\u0119. S\u0142u\u017c\u0105 one do zawierania danych w tranzycie do opracowania: dodanie dodatku, kt\u00f3re AU ma zamiar wykona\u0107, wynika z oblicze\u0144, kt\u00f3re AU wykona\u0142a, adres pami\u0119ci, w kt\u00f3rym istnieje fakt, kt\u00f3ry musi Dost\u0119p do nich p\u00f3\u017aniej itp. Du\u017ca liczba tych rejestr\u00f3w zapewnia wi\u0119ksz\u0105 elastyczno\u015b\u0107 w programowaniu, ale komplikuje struktur\u0119 procesora z architektonicznego punktu widzenia. Rysunek 2. Cykl procesora. W odniesieniu do cyklu procesora, zg\u0142oszonego na ryc. 2, analizujemy, w jaki spos\u00f3b wymiana informacji ma miejsce w kontek\u015bcie ujawnionej architektury w prawdziwym przypadku. Za\u0142\u00f3\u017cmy, \u017ce podczas przetwarzania procesor ma pewn\u0105 chwil\u0119, aby wykona\u0107 na przyk\u0142ad edukacj\u0119, kt\u00f3ra ma cel przeniesienia bie\u017c\u0105cej zawarto\u015bci rejestru og\u00f3lnego R1 w pozycji pami\u0119ci o adresie D. Ta operacja z nast\u0119puj\u0105cym poleceniem: MOV R1, D Aby wykona\u0107, taka instrukcja musi by\u0107 cz\u0119\u015bci\u0105 baga\u017cu monta\u017cowego danego procesora i jako taki, odpowiednio reprezentowany w j\u0119zyku maszynowym. Wydaje si\u0119 zatem, \u017ce edukacja jest reprezentowana w pami\u0119ci, jak opisano na ryc. 3. Rysunek 3. Stan pami\u0119ci. Zaczyna si\u0119 od wykluczenia pami\u0119ci N, ale nie b\u0119d\u0105c w stanie ca\u0142kowicie ograniczy\u0107 si\u0119 w jednej pozycji, zajmuje r\u00f3wnie\u017c nast\u0119pn\u0105 pozycj\u0119. W szczeg\u00f3lno\u015bci pozycja N-EIMA zawiera ci\u0105g bit, kt\u00f3ry b\u0119dzie interpretowany przez jednostk\u0119 steruj\u0105c\u0105 w nast\u0119puj\u0105cy spos\u00f3b: \u201ePrzenie\u015b edukacj\u0119, kt\u00f3rego \u017ar\u00f3d\u0142em jest rejestr R1    i kt\u00f3rego celem jest pozycja pami\u0119ci    kt\u00f3rego adres jest natychmiast zawarty poni\u017cej \u201d. Kroki niezb\u0119dne do wykonania tej operacji to: PC \u2192 MAR Inc (PC) Czytanie pami\u0119ci MDR \u2192 i PC \u2192 MAR Inc (PC) Czytanie pami\u0119ci MDR \u2192 MAR R1 \u2192 MDR Pami\u0119\u0107 zapis Przeanalizujmy szczeg\u00f3\u0142owo znaczenie. Znalezienie nas na pocz\u0105tku fazy pobierania instrukcja musi by\u0107 pobrana z pami\u0119ci: z definicji jest zawarta pod adresem skierowanym do rejestru PC. Podaj 1 kopiuje zawarto\u015b\u0107 komputera na morzu, aby przygotowa\u0107 pami\u0119\u0107 do dost\u0119pu do w\u0142a\u015bciwej pozycji. Pass 2, w ca\u0142kowicie og\u00f3lny spos\u00f3b, zwi\u0119ksza komputer, tak aby wskazuje nast\u0119pn\u0105 pozycj\u0119 pami\u0119ci, poniewa\u017c jest to pozycja, kt\u00f3r\u0105 nale\u017cy odczyta\u0107 nast\u0119puj\u0105co z najwi\u0119kszym prawdopodobie\u0144stwem. Przeka\u017c 3 zleca pami\u0119\u0107 o pisaniu w autobusie daty, a jednocze\u015bnie do MDR, aby odczyta\u0107 z autobusu daty. Po tej operacji MDR b\u0119dzie zawiera\u0107 pierwsz\u0105 cz\u0119\u015b\u0107 wykszta\u0142cenia, kt\u00f3ra zostanie wykonana. Aby zosta\u0107 zinterpretowanym, musi by\u0107 nadal przeniesiony do IR. Dzieje si\u0119 tak w kroku 4. Po interpretacji edukacji jednostka steruj\u0105ca \u201erozumie\u201d, \u017ce edukacja zosta\u0142a cz\u0119\u015bciowo przyj\u0119ta i nale\u017cy podj\u0105\u0107 kolejny fragment. Tutaj ko\u0144czy si\u0119 faza pobierania i rozpoczyna si\u0119 faza przygotowania operandi. W kroku 5 komputer ponownie jest kopiowany do MA, aby umo\u017cliwi\u0107 nowy dost\u0119p do pami\u0119ci; Natychmiast p\u00f3\u017aniej, w kroku 6, ponownie si\u0119 zwi\u0119ksza, aby skierowa\u0107 go do p\u00f3\u017aniejszej edukacji, tej, kt\u00f3ra zostanie wykonana i wykonana podczas nast\u0119pnego cyklu. W kroku 7 pami\u0119\u0107 jest odczytywana, a adres D jest kopiowany do MDR. Tutaj ko\u0144czy si\u0119 r\u00f3wnie\u017c faz\u0105 przygotowania operandi i rozpoczyna si\u0119 faktyczna faza wykszta\u0142cenia. Poniewa\u017c pisanie musi odbywa\u0107 si\u0119 pod adresem zawartym obecnie w MDR, jest to kopiowane w kroku 8 na morzu. W kroku 9 zawarto\u015b\u0107 rejestru R1 jest kopiowana do MDR, a wreszcie, w kroku 10, jest kopiowana w pami\u0119ci do w\u0142a\u015bciwej pozycji poprzez operacj\u0119 pisania. W ten spos\u00f3b ko\u0144czy r\u00f3wnie\u017c faz\u0119 wykonania. W tym momencie komputer ma na celu wykonanie p\u00f3\u017aniejszej edukacji i mo\u017ce rozpocz\u0105\u0107 si\u0119 nowa faza pobierania. John F. Wakerly. Architektura i programowanie mikrokomputer\u00f3w: Rodzina 68000 . 784 strony, maj 1989, Wiley. ISBN 9780471853190       (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4"},{"@context":"http:\/\/schema.org\/","@type":"BreadcrumbList","itemListElement":[{"@type":"ListItem","position":1,"item":{"@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/#breadcrumbitem","name":"Enzyklop\u00e4die"}},{"@type":"ListItem","position":2,"item":{"@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/architektura-procesora-oparta-na-rejestrach-ogolnych\/#breadcrumbitem","name":"Architektura procesora oparta na rejestrach og\u00f3lnych"}}]}]