[{"@context":"http:\/\/schema.org\/","@type":"BlogPosting","@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/tranzystor-transystor-logic-wikipedia\/#BlogPosting","mainEntityOfPage":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/tranzystor-transystor-logic-wikipedia\/","headline":"Tranzystor-transystor logic-wikipedia","name":"Tranzystor-transystor logic-wikipedia","description":"before-content-x4 Homonimiczne artyku\u0142y patrz TTL. Zintegrowany obw\u00f3d TT\u00b5L-103 Fiirchild (1964) zawieraj\u0105cy dwa nie-ET drzwi do czterech wej\u015b\u0107 logicznych TTL after-content-x4","datePublished":"2019-05-14","dateModified":"2019-05-14","author":{"@type":"Person","@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/author\/lordneo\/#Person","name":"lordneo","url":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/author\/lordneo\/","image":{"@type":"ImageObject","@id":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","url":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","height":96,"width":96}},"publisher":{"@type":"Organization","name":"Enzyklop\u00e4die","logo":{"@type":"ImageObject","@id":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","url":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","width":600,"height":60}},"image":{"@type":"ImageObject","@id":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/3\/3d\/Electronic_component_ttl.jpg\/220px-Electronic_component_ttl.jpg","url":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/3\/3d\/Electronic_component_ttl.jpg\/220px-Electronic_component_ttl.jpg","height":"113","width":"220"},"url":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/tranzystor-transystor-logic-wikipedia\/","wordCount":14012,"articleBody":"     (adsbygoogle = window.adsbygoogle || []).push({});before-content-x4Homonimiczne artyku\u0142y patrz TTL.   Zintegrowany obw\u00f3d TT\u00b5L-103 Fiirchild (1964) zawieraj\u0105cy dwa nie-ET drzwi do czterech wej\u015b\u0107 logicznych TTL        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Logika tranzystora-transystora Lub Ttl to rodzina obwod\u00f3w logicznych u\u017cywanych w elektronice, wynaleziona w 1961 roku [[[ Pierwszy ] James L. Buie (W) nazwa Logika tranzystorowa sprz\u0119\u017cona z tranzystorem . Niezale\u017cnie, zainspirowany prezentacj\u0105 [[[ 2 ] Od firmy FaiRichild na temat technik logicznych All-Transistor, Sylvania wyprodukowa\u0142a pierwsze zintegrowane obwody sprzeda\u017cy TTL w 1963 roku. Opracowane i oferowane przez wielu producent\u00f3w elektronicznych, rodzina TTL szybko stanowi\u0142a wiod\u0105cy standard dla obwod\u00f3w zintegrowanych w komputerach i urz\u0105dzeniach cyfrowych.        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4Ta rodzina wykorzystuje technologi\u0119 z nasyconym tranzystorem dwubiegunowym – w przeciwie\u0144stwie do niech\u0119tnych technologii tranzystorowych dwubiegunowych ( P. na zewn\u0105trz. Rodzina ECL), z tranzystorem terenowym ( P. na zewn\u0105trz. rodziny NMOS, PMOS, CMOS, HCMO) lub oporno\u015b\u0107 i tranzystor ( P. na zewn\u0105trz. W szczeg\u00f3lno\u015bci rodzina RTL). Jest to poprawa rodziny DTL Logic Doors ( Logika diod-transystor ) pojawi\u0142 si\u0119 w drugiej po\u0142owie lat 50. XX wieku. Dzi\u015b znika z powodu wysokiego zu\u017cycia energii (w por\u00f3wnaniu z obwodami CMOS).  Szczeg\u00f3\u0142y patentu Jamesa L. Buie z\u0142o\u017conego w 1961 roku [[[ Pierwszy ]   W prymitywnej wersji [[[ Pierwszy ] W [[[ 2 ] , Struktura elementarnych drzwi TTL (w tym przypadku odwrotna operator – nie) sk\u0142ada si\u0119 z dw\u00f3ch bipolarnych tranzystor\u00f3w tego samego typu (zwykle typu NPN) i oporu, czyli :::        (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4I sprz\u0119\u017cenie tranzystor , zamontowany we wsp\u00f3lnej podstawie, kt\u00f3rej nadajnik jest pod\u0142\u0105czony do wej\u015bcia do drzwi; I tranzystor d’Amplification et d’Inversion , zamontowany jako wsp\u00f3lny nadajnik, kt\u00f3rego podstawa jest pod\u0142\u0105czona do kolekcjonera tranzystora sprz\u0119g\u0142a, emitera do masy i kolekcjonera przy wyj\u015bciu drzwi; A op\u00f3r , po\u0142\u0105czone mi\u0119dzy podstaw\u0105 tranzystora sprz\u0119gaj\u0105cego a zasilaczem (na biegunie dodatni w przypadku tranzystor\u00f3w NPN), kt\u00f3ry zapewnia pr\u0105d niezb\u0119dny do dzia\u0142ania drzwi.  Odwrotne drzwi (nie) w wersji TTL oferowanej przez Jamesa L. Buie w 1961 roku [[[ Pierwszy ] , z tranzystorem sprz\u0119gaj\u0105cym po lewej stronie oraz amplifikacj\u0105 i tranzystorem odwr\u00f3cenia po prawej stronie. Dwa tranzystory dzia\u0142aj\u0105 w trybie prze\u0142\u0105czania: ka\u017cdy tranzystor jest albo nasycony (W TEN s\u0142abe) i r\u00f3wnowa\u017cne prze\u0142\u0105cznikowi gospodarstwo rolne mi\u0119dzy jego kolekcjonerem a nadajnikiem zablokowany (I C nieistotne) i r\u00f3wnowa\u017cne prze\u0142\u0105cznikowi otwarty Mi\u0119dzy jego kolekcjonerem a nadajnikiem. Gdy do wej\u015bcia do drzwi zastosowano poziom niskiego napi\u0119cia poprzez opuszczenie pr\u0105du pr\u0105du do masy (sytuacja reprezentatywna stanu logicznego 0): Tranzystor sprz\u0119gaj\u0105cy jest nasycony pr\u0105dem od oporu, kt\u00f3ry przekracza jego z\u0142\u0105cze przenosz\u0105cego podstaw\u0119 amplifikacja i tranzystor odwr\u00f3cenia jest blokowany, poniewa\u017c jego napi\u0119cie przenoszenia podstawowego jest niewystarczaj\u0105ce Obw\u00f3d zewn\u0119trzny pod\u0142\u0105czony do gniazdka drzwi mo\u017ce wytwarza\u0107 poziom wysokiego napi\u0119cia (reprezentatywny stanu logicznego 1). Gdy pr\u0105d wytwarzany przez wej\u015bcie do drzwi nie jest spuszczony w kierunku masy lub przy stosowaniu poziomu wysokiego napi\u0119cia na tym wej\u015bciu (reprezentatywna sytuacja stanu logicznego 1): Tranzystor sprz\u0119gania jest zablokowany \u2020 Poniewa\u017c jego napi\u0119cie przenosz\u0105cego podstaw\u0119 jest niewystarczaj\u0105ce lub ujemne \u2021 Amplifikacja i tranzystor odwr\u00f3cenia jest nasycony pr\u0105dem wynikaj\u0105cym z rezystancji, kt\u00f3ry przekracza po\u0142\u0105czenie z ko\u0142nierzem bazowym tranzystora sprz\u0119gaj\u0105cego Tranzystor wzmacniaj\u0105cy i odwr\u00f3cenia wymaga niskiego poziomu napi\u0119cia poza drzwiami (reprezentatywne dla stanu logicznego 0) poprzez wyczerpanie pr\u0105du z obwodu zewn\u0119trznego w kierunku masy.  Uwagi : \u2020 : blokowanie tranzystora sprz\u0119\u017cenia odpowiada i I Nikt z inwersj\u0105 roli jego nadajnika i jego kolektora (c) ze wzgl\u0119du na jego szczeg\u00f3ln\u0105 polaryzacj\u0119. Ta blokada wyst\u0119puje bez znacz\u0105cej de-nasycation tranzystora [[[ Pierwszy ] , kt\u00f3ry zapewnia bardzo kr\u00f3tkie czasy prze\u0142\u0105czania. \u2021 : Aby zapewni\u0107 blokowanie tranzystora sprz\u0119g\u0142a podczas odwracania roli jego nadajnika i kolektora poprzez zastosowanie wysokiego napi\u0119cia (np. 5 5 W ) Przy wej\u015bciu do drzwi jest wytwarzane tak, aby jego przeciwna moc by\u0142a bardzo niska.   Aby utworzy\u0107 operatora logicznego nie-i-i u\u017cycia, u\u017cywamy wieloemijalnego tranzystora sprz\u0119gania, kt\u00f3rego ka\u017cdy nadajnik jest pod\u0142\u0105czony do wej\u015bcia obwodu, aby ten tranzystor nie zosta\u0142 zablokowany, a zatem wytwarza niski poziom Wylot drzwi (stan logiczny 0), \u017ce gdy wszystkie wej\u015bcia s\u0105 na wysokim poziomie (stan logiczny 1). Zatem zasadowe po\u0142\u0105czenia tranzystora sprz\u0119gaj\u0105cego wykonuj\u0105 logiczn\u0105 operacj\u0119 i jak obw\u00f3d logiczny z diodami ( P. na zewn\u0105trz. DTL), nast\u0119pnie amplifikacja i odwr\u00f3cenie tranzystor wykonuj\u0105 operowanie braku logicznego. Na przyk\u0142ad dla trzech danych wej\u015bciowych logicznych a, b i c wytwarzaj\u0105cych stan wyj\u015bcia logicznego y, tranzystor sprz\u0119gaj\u0105cy najpierw wykonuje operacj\u0119 x = a.b.c, a nast\u0119pnie amplifikacja i odwr\u00f3cenie tranzystor realizuje operacj\u0119 y = \u00ac X = \u00ac ( ABC ) .  Porte Non-and (Nand) w wersji TTL oferowanej przez Jamesa L. Buie w 1961 roku [[[ Pierwszy ] . Aby utworzy\u0107 operatora logicznego, kt\u00f3rego nie jest ubieg\u0142ym, kt\u00f3rych kolekcjonerzy wzmacniaczy i tranzystor\u00f3w odwracania s\u0105 ze sob\u0105 powi\u0105zane, tak \u017ce napi\u0119cie wyj\u015bciowe jest wymuszane na niskim poziomie (warunek logiczny 0), gdy tylko napi\u0119cie co najmniej jeden z jednego z Wpisy s\u0105 na wysokim poziomie (stan logiczny 1). Zatem tranzystory wzmacniaj\u0105ce i odwracaj\u0105ce zdaj\u0105 sobie spraw\u0119 z operacji logicznej nie, razem, razem, logicznej operacji i w spos\u00f3b bezpo\u015bredniego obwodu sprz\u0119\u017cenia ( P. na zewn\u0105trz. Dctl). Na przyk\u0142ad dla trzech wpis\u00f3w logicznych A, B i C wytwarzaj\u0105cych stan wyj\u015bcia logicznego y, drzwi nie przeprowadzaj\u0105 najpierw operacji u = \u00ac A , V = \u00ac B i w = \u00ac C , w\u00f3wczas wzajemne po\u0142\u0105czenie tranzystor\u00f3w wzmocnienia i odwracania realizuje operacj\u0119 y = U.V.W = \u00ac A . \u00ac B . \u00ac C = \u00ac ( A+B+C ) .  Drzwi inne ni\u017c OU (nor) w wersji TTL oferowane przez Jamesa L. Buie w 1961 roku [[[ Pierwszy ] . Przeprowadzamy dzia\u0142alno\u015b\u0107 logiczn\u0105 i nie-nie, bezpo\u015brednio \u0142\u0105cz\u0105c dwa poprzedzaj\u0105ce niepor\u0119czne monta\u017ce.  Porte et-ou-no w wersji TTL oferowanej przez Jamesa L. Buie w 1961 roku [[[ Pierwszy ] . W praktyce, w r\u00f3\u017cnych seriach obwod\u00f3w TTL, kt\u00f3re oferuj\u0105, od samego pocz\u0105tku producenci wdra\u017caj\u0105 t\u0119 prymitywn\u0105 struktur\u0119, zapewniaj\u0105c ulepszenia maj\u0105ce na celu zwi\u0119kszenie jego wydajno\u015bci (pr\u0119dko\u015b\u0107, zu\u017cycie, odporno\u015b\u0107 na ha\u0142as, wentylatory, wentylatory itp.) . W szczeg\u00f3lno\u015bci tranzystor wzmacniaj\u0105cy i odwr\u00f3cenia nie jest ju\u017c pod\u0142\u0105czony bezpo\u015brednio do wyj\u015bcia obwodu logicznego, ale pilotuje pod\u0142og\u0119 wzmacniacza push-up (Totem-Pole) lub z otwartym kolektorem. Demonstracja (w kolorze \u017c\u00f3\u0142tym) struktury TTL zaproponowanej przez Jamesa L. Buie w 1961 roku [[[ Pierwszy ] W schemacie drzwi i nie-nie obwodu SN7451 (standard TTL) z Texas Instruments [[[ 3 ] . Tranzystory wzmocnienia i odwr\u00f3cenia zarz\u0105dzaj\u0105 pod\u0142og\u0105 wyj\u015bciow\u0105 Totem-Pole i ka\u017cde wej\u015bcie przedstawia diod\u0119 zaciskow\u0105. Schemat drzwi innych ni\u017c ET z otwartym kolektorem obwodu SN74L03 (TTL o niskiej mocy) instrument\u00f3w Texas [[[ 3 ] . Znajdujemy tam struktur\u0119 TTL Jamesa L. Buie, do kt\u00f3rej asystent by\u0142y dwie oporno\u015bci i tranzystor wyj\u015bciowy. Systematyczna obecno\u015b\u0107 tej pod\u0142ogi wyj\u015bciowej doprowadzi\u0142a do normalizacji prog\u00f3w napi\u0119cia poziom\u00f3w logiki TTL do warto\u015bci wy\u017cszych ni\u017c prymitywna struktura Buie (0,8 W i 2 W [[[ 4 ] zamiast 0,2 W i 0,8 W oko\u0142o [[[ Pierwszy ] Odpowiednio dla niskich i wysokich poziom\u00f3w). Najnowsza seria obwod\u00f3w TTL (LS, F, AS, ALS) wdra\u017ca struktury, w kt\u00f3rych sprz\u0119\u017cenie wej\u015b\u0107 nie jest ju\u017c wykonywane przez tranzystor, ale przez monta\u017c oparty na diodach Schottky. Niemniej jednak, poniewa\u017c te serie pochodz\u0105 bezpo\u015brednio z pierwszej serii TTL i odtwarzaj\u0105 podstawowe cechy i du\u017c\u0105 cz\u0119\u015b\u0107 struktury, producenci nadal kwalifikowali je jako \u201eTTL\u201d.  Schemat drzwi obwodu SN74LS00 (Schottky o niskiej mocy) Texas Instruments [[[ 3 ] . Zauwa\u017camy obecno\u015b\u0107 diod Schottky’ego mi\u0119dzy wej\u015bciami A i B oraz podstaw\u0105 amplifikacji i tranzystora odwr\u00f3cenia. Table of Contents\u017bywno\u015b\u0107 [[[ modyfikator |. Modyfikator i kod ] Napi\u0119cia i pr\u0105dy wej\u015bciowe i wyj\u015bciowe [[[ modyfikator |. Modyfikator i kod ] Dynamiczne zachowanie [[[ modyfikator |. Modyfikator i kod ] Kompatybilno\u015b\u0107 TTL [[[ modyfikator |. Modyfikator i kod ] Obw\u00f3d 7400 [[[ modyfikator |. Modyfikator i kod ] 7490 licznik [[[ modyfikator |. Modyfikator i kod ] Powi\u0105zane artyku\u0142y [[[ modyfikator |. Modyfikator i kod ] Linki zewn\u0119trzne [[[ modyfikator |. Modyfikator i kod ] \u017bywno\u015b\u0107 [[[ modyfikator |. Modyfikator i kod ] Technologia TTL jest znormalizowana dla Napi\u0119cie zasilania (W CC ) z 5 W . Tolerancja napi\u0119cia zasilania wynosi \u00b1 5 % (\u00b1 0,25 W ) dla serii komercyjnych i przemys\u0142owych (cechy i gwarantowane dzia\u0142anie mi\u0119dzy 0  \u00b0 C. I +70  \u00b0 C. ) i \u00b1 10 % (\u00b1 0,5 W ) dla serii wojskowych (cechy i operacja gwarantowane pomi\u0119dzy \u221255  \u00b0 C. I +125  \u00b0 C. ).  Por\u00f3wnanie zu\u017cycia energii obwodu 74×00 TTL i HCMOS (4 drzwi NAND) w funkcji cz\u0119stotliwo\u015bci (zgodnie z Fairchild AN-319 1983). Obecne spo\u017cycie \u017cywno\u015bci zale\u017cy od z\u0142o\u017cono\u015bci obwodu i serii TTL, do kt\u00f3rej nale\u017cy. Zu\u017cycie to r\u00f3\u017cni si\u0119 w zale\u017cno\u015bci od temperatury, stan\u00f3w logicznych i pr\u0105d\u00f3w kr\u0105\u017c\u0105cych przez dane wej\u015bciowe i wyj\u015bcia. Wzrasta r\u00f3wnie\u017c wraz z cz\u0119stotliwo\u015bci\u0105 przemian logicznych, gdy cz\u0119stotliwo\u015b\u0107 ta staje si\u0119 wysoka (wszystkie inne warunki ustawione gdzie indziej, \u015brednie zu\u017cycie pozostaje praktycznie sta\u0142e na niskich cz\u0119stotliwo\u015bciach). Obecne przyk\u0142ady konsumpcji:  Okr\u0105\u017cenie I Cch I CCl Jednostka typ. Max. typ. Max. SN7400 4 8 dwunasty 22 I  SN74LS00 0,8 1.6 2.4 4.4 I  SN74S00 dziesi\u0119\u0107 16 20 36 I  I Cch : pr\u0105d zasilania, wyj\u015bcia w wysokim stanie I CCl : pr\u0105d zasilania, wyj\u015bcia o niskim poziomie Typ. : typowa warto\u015b\u0107; Max. : maksymalna warto\u015b\u0107 \u0179r\u00f3d\u0142o: Arkusz danych obwod\u00f3w SN74X00 (4 drzwi NAND z dwoma wpisami), Texas Instruments, 1983  Napi\u0119cia i pr\u0105dy wej\u015bciowe i wyj\u015bciowe [[[ modyfikator |. Modyfikator i kod ] Sygna\u0142 TTL jest zdefiniowany jako Niski poziom logiki mi\u0119dzy 0 W I 0,8 W (W . ) i jak Wysoki poziom logiczny pomi\u0119dzy 2.0 W i 5 W (W ICH ) [[[ 5 ] . Po zastosowaniu do wej\u015bcie Z obwodu TTL sygna\u0142 zgodnie z tymi pla\u017cami napinaj\u0105cymi gwarantuje prawid\u0142ow\u0105 interpretacj\u0119 odpowiednich poziom\u00f3w logicznych. Poziomy te r\u00f3\u017cni\u0105 si\u0119 nieznacznie mi\u0119dzy r\u00f3\u017cn\u0105 seri\u0105 i wed\u0142ug producenta (na przyk\u0142ad v . jest zredukowane do 0,7 W Dla SN54LS00 z Texas Instruments). Ponadto, aby zagwarantowa\u0107 wzgl\u0119dn\u0105 odporno\u015b\u0107 na szum, sygna\u0142y logiczne wytwarzane przez Wyj\u015bcie Obw\u00f3d TTL odpowiada mniejszym okre\u015blonym napi\u0119ciu pla\u017c: minimalne napi\u0119cie wyj\u015bciowe na wysokim poziomie v OH jest wi\u0119kszy ni\u017c V ICH oraz maksymalne napi\u0119cie wyj\u015bciowe na niskim poziomie V Ol jest ni\u017cszy ni\u017c V . . Obw\u00f3d obs\u0142uguje ha\u0142as, tym wa\u017cniejsze jako r\u00f3\u017cnice mi\u0119dzy v OH i 5 ICH z jednej strony (margines ha\u0142asu w wysokim stanie) i pomi\u0119dzy v . i 5 Ol Z drugiej strony (margines ha\u0142asu w niskim stanie) jest wysoki.  Okre\u015blone limity i strefy robocze odwrotnych drzwi . Ograniczaj\u0105c charakterystyk\u0119 przesy\u0142ania wej\u015bciowego drzwi logicznych do stref 4, 5 i 6, limity v . , W ICH , W Ol i 5 OH Okre\u015blone przez producent\u00f3w gwarantuj\u0105, \u017ce gdy napi\u0119cie zgodne zostanie przedstawione na wej\u015bciu drzwi TTL, wytwarza napi\u0119cie, kt\u00f3re nawet dotkni\u0119te ograniczonym szumem (indukowane napi\u0119cie paso\u017cytnicze) b\u0119dzie z kolei prawid\u0142owo interpretowane przez wej\u015bcie do TTL drzwi.  Typowe charakterystyki transferu wjazdu wed\u0142ug fairchild p\u00f3\u0142przewodnik\u00f3w TTL o niskiej mocy Schottky 74LS00 w r\u00f3\u017cnych temperaturach [[[ 4 ] .  Typowe charakterystyki transferu wjazdu drzwi logicznych TTL Schottky 74LS00 o niskiej mocy w r\u00f3\u017cnych temperaturach, dla niskiego napi\u0119cia mocy (4,5 W ) i wysoki pr\u0105d wyj\u015bciowy o wysokiej klimatu (0,4 I ), wed\u0142ug Fairild Semiconductor [[[ 6 ] . Przyk\u0142ad poziom\u00f3w napi\u0119cia, okre\u015blony dla drzwi logicznych TTL fairchild p\u00f3\u0142przewodnikowy [[[ 4 ] , z odpowiednimi marginesami szumu:  Limity, w W  Komercyjna seria TTL (0 \u00b0 C do +70 \u00b0 C) Wej\u015bcie Wyj\u015bcie W . W ICH W Ol W OH 74 Standardowy TTL 0,8 2.0 0,4 2.4 74H Szybki TTL 0,8 2.0 0,4 2.4 74l TTL o niskiej mocy 0,8 2.0 0,3 2.4 74s Schottky Ttl 0,8 2.0 0,5 2.7 74ls Schottky TTL o niskiej mocy 0,8 2.0 0,5 2.7  Margines ha\u0142asu, w W  na niskim poziomie (v . -W Ol ) na wysokim poziomie (v OH -W ICH ) Z : W kierunku : Z : W kierunku : 74 74H 74l 74s 74ls 74 74H 74l 74s 74ls 74 0,4 0,4 0,4 0,4 0,4 74 0,4 0,4 0,4 0,4 0,4 74H 0,4 0,4 0,4 0,4 0,4 74H 0,4 0,4 0,4 0,4 0,4 74l 0,5 0,5 0,5 0,5 0,5 74l 0,4 0,4 0,4 0,4 0,4 74s 0,3 0,3 0,3 0,3 0,3 74s 0,7 0,7 0,7 0,7 0,7 74ls 0,3 0,3 0,3 0,3 0,3 74ls 0,7 0,7 0,7 0,7 0,7  Limity, w W  Wojskowa seria TTL (-55 \u00b0 C do +125 \u00b0 C) Wej\u015bcie Wyj\u015bcie W . W ICH W Ol W OH 54 Standardowy TTL 0,8 2.0 0,4 2.4 54H Szybki TTL 0,8 2.0 0,4 2.4 54l TTL o niskiej mocy 0,7 2.0 0,3 2.4 54s Schottky Ttl 0,8 2.0 0,5 2.5 54ls Schottky TTL o niskiej mocy 0,7 2.0 0,4 2.5  Margines ha\u0142asu, w W  na niskim poziomie (v . -W Ol ) na wysokim poziomie (v OH -W ICH ) Z : W kierunku : Z : W kierunku : 54 54H 54l 54s 54ls 54 54H 54l 54s 54ls 54 0,4 0,4 0,3 0,4 0,4 54 0,4 0,4 0,4 0,4 0,4 54H 0,4 0,4 0,3 0,4 0,4 54H 0,4 0,4 0,4 0,4 0,4 54l 0,5 0,5 0,4 0,5 0,5 54l 0,4 0,4 0,4 0,4 0,4 54s 0,3 0,3 0,2 0,3 0,3 54s 0,5 0,5 0,5 0,5 0,5 54ls 0,4 0,4 0,3 0,4 0,3 54ls 0,5 0,5 0,5 0,5 0,5 Warunki, w kt\u00f3rych te poziomy wyj\u015bciowe s\u0105 zdefiniowane, r\u00f3\u017cni\u0105 si\u0119 w zale\u017cno\u015bci od serii TTL i rozwa\u017canym stanu logicznym i mog\u0105 si\u0119 nieznacznie r\u00f3\u017cni\u0107 w zale\u017cno\u015bci od producenta. W szczeg\u00f3lno\u015bci specyfikacje okre\u015blaj\u0105: I Ol , maksymalna warto\u015b\u0107 pr\u0105du wytworzona przez wyj\u015bcie do okre\u015blonego limitu napi\u0119cia v Ol (niski warunek) I OH , maksymalna warto\u015b\u0107 (w warto\u015bci bezwzgl\u0119dnej) pr\u0105du wytwarzanego przez wyj\u015bcie do okre\u015blonego limitu napi\u0119cia v OH (Wysoki warunek) I . , maksymalna warto\u015b\u0107 (w warto\u015bci bezwzgl\u0119dnej) pr\u0105du wynikaj\u0105cego z aplikacji na wej\u015bciu niskiego poziomu logiki I ICH , maksymalna pr\u0105dowa warto\u015b\u0107 wynikaj\u0105ca z aplikacji na wej\u015bciu wysokiego poziomu logicznego. NB: Z konwencji pr\u0105dy s\u0105 ujemne, gdy opuszczaj\u0105 komponent.  Typowa charakterystyka pr\u0105du napi\u0119cia ‘ wej\u015bcie Ze drzwi logicznych Schottky 74LS00 TTL o niskiej mocy, inne dane wej\u015bciowe s\u0105 utrzymywane na wysokim poziomie, zgodnie z p\u00f3\u0142przewodnikiem Firichild [[[ 4 ] . Wej\u015bcie do drzwi TTL emituje znacz\u0105cy pr\u0105d w niskim stanie (i . ) i poch\u0142ania bardzo niski pr\u0105d w stanie wysokim (i ICH ), kilka dziesi\u0105tek \u00b5A do maksimum. Ponadto paso\u017cytniczy pojemno\u015b\u0107 wej\u015bcia musi by\u0107 za\u0142adowana lub roz\u0142adowana przez pr\u0105d podczas przej\u015bci\u00f3w. Zatem, aby zagwarantowa\u0107 zgodno\u015b\u0107 z poziomami logicznymi i ograniczy\u0107 czas trwania przej\u015b\u0107, wyj\u015bcie TTL pod\u0142\u0105czone do jednego lub wi\u0119cej wej\u015b\u0107 TTL musi by\u0107 w stanie spu\u015bci\u0107 znacz\u0105cy pr\u0105d do niskiej masy i wytwarza\u0107 znacznie ni\u017cszy pr\u0105d (ale mimo to znacz\u0105cy) w Wysoki stan. W rezultacie poziomy napi\u0119cia wyj\u015bciowego obwod\u00f3w TTL s\u0105 og\u00f3lnie zdefiniowane dla znacznie wy\u017cszych maksymalnych pr\u0105d\u00f3w w niskim stanie (i Ol ) to w wysokim stanie (i OH ). Istniej\u0105 jednak wyj\u0105tki, takie jak znaczki TTL (bufory, angielskie) i pilot\u00f3w linii transmisji (sterowniki linii, w j\u0119zyku angielskim), kt\u00f3re s\u0105 w stanie zapewni\u0107 du\u017cy pr\u0105d w stanie wysokim. Por\u00f3wnywa\u0107 :  Obw\u00f3d TTL Funkcjonowa\u0107 Okre\u015blone limity I OH @ W OH I Ol @ W Ol DM74LS04 6 drzwi inversors (operator nie), Z wej\u015bciami o histereza \u22120,4 I @ 2.7 W  4 I @ 0.4 W 8 I @ 0,5 W  DM74LS240 2 \u00d7 4 tampony falowniki z wpisami do histerezy i wycieczek do trzech stan\u00f3w \u22121 I @ 2.7 W \u22123 I @ 2.4 W \u221215 I @ 2.0 W  dwunasty I @ 0.4 W 24 I @ 0,5 W   Typowe charakterystyki pr\u0105du napi\u0119cia z Wyj\u015bcie standardowe drzwi SN7400 TTL, po instrumentach Texas [[[ 7 ] . H = wyj\u015bcie na wysokim poziomie (1 logika) L = wyj\u015bcie na niskim poziomie (0 logika) Przyk\u0142ad poziom\u00f3w napi\u0119cia i pr\u0105du okre\u015blone dla drzwi logicznych instrument\u00f3w Texas [[[ 8 ] :  Seria Ttl Pr\u0105dy w I  Napi\u0119cia w W  Wyj\u015bcie Wej\u015bcie Wyj\u015bcie Wej\u015bcie I OH I Ol I ICH I . W OH W Ol W ICH W . 54\/74 -0.4 16 0,04 -1.6 2.4 0,4 2.0 0,8 54H\/74H -0,5 20 0,05 -2 2.4 0,4 2.0 0,8 54l -0,1 2 0,01 -0,18 2.4 0,3 2.0 0,7 74l -0.2 3.6 0,01 -0,18 2.4 0,4 2.0 0,7 54ls -0.4 4 0,02 -0.4 2.5 0,4 2.0 0,7 74ls -0.4 8 0,02 -0.4 2.7 0,5 2.0 0,8 54s -Pierwszy 20 0,05 -2 2.5 0,5 2.0 0,8 74s -Pierwszy 20 0,05 -2 2.7 0,5 2.0 0,8 54AS\/74AS -2 20 0,02 -0,5 2.5 0,5 2.0 0,8 54als -0.4 4 0,02 -0,1 2.5 0,4 2.0 0,8 74als -0.4 8 0,02 -0,1 2.5 0,4 2.0 0,8 Te granice napi\u0119\u0107 i pr\u0105d\u00f3w umo\u017cliwiaj\u0105 zdefiniowanie zarys (lub fan-out, w j\u0119zyku angielskim), kt\u00f3ry jest maksymaln\u0105 liczb\u0105 drzwi logicznych, w kt\u00f3rych mo\u017cna pod\u0142\u0105czy\u0107 wydanie drzwi logicznych. Poni\u017csza tabela, kt\u00f3ra dotyczy drzwi logicznych TTL z Texas Instruments [[[ 8 ] , rozr\u00f3\u017cnia rodzaj na wysokim poziomie niskiego poziomu, aby m\u00f3c rozwa\u017cy\u0107 po\u0142\u0105czenie drzwi nale\u017c\u0105cych do r\u00f3\u017cnych serii TTL:  Poziomy logiczne, w zale\u017cno\u015bci od serii TTL Z : Poziom logika W kierunku : 54 74 54H 74H 54l 74l 54ls 74ls 54s 74s 54as 74as 54als 74als 54 74 H dziesi\u0119\u0107 8 40 20 8 20 20 L dziesi\u0119\u0107 8 88,89 40 8 32 160 54H 74H H 12.5 dziesi\u0119\u0107 50 25 dziesi\u0119\u0107 25 25 L 12.5 dziesi\u0119\u0107 111.11 50 dziesi\u0119\u0107 40 200 54l H 2.5 2 dziesi\u0119\u0107 5 2 5 5 L 1.25 Pierwszy 11.11 5 Pierwszy 4 20 74l H 5 4 20 dziesi\u0119\u0107 4 dziesi\u0119\u0107 dziesi\u0119\u0107 L 2.25 1.8 20 9 1.8 7.2 36 54ls H dziesi\u0119\u0107 8 40 20 8 20 20 L 2.5 2 22.22 dziesi\u0119\u0107 2 8 40 74ls H dziesi\u0119\u0107 8 40 20 8 20 20 L 5 4 44,44 20 4 16 80 54s 74s H 25 20 100 50 20 50 50 L 12.5 dziesi\u0119\u0107 111.11 50 dziesi\u0119\u0107 40 200 54as 74as H 50 40 200 100 40 100 100 L 12.5 dziesi\u0119\u0107 111.11 50 dziesi\u0119\u0107 40 200 54als H dziesi\u0119\u0107 8 40 20 8 20 20 L 2.5 2 22.22 dziesi\u0119\u0107 2 8 40 74als H dziesi\u0119\u0107 8 40 20 8 20 20 L 5 4 44,44 20 4 16 80 H: wysoki poziom; L: niski poziom Szare pola tabeli odpowiadaj\u0105 wej\u015bciom i wyj\u015bciom drzwi logicznych nale\u017c\u0105cych do tej samej serii TTL.  Bior\u0105c pod uwag\u0119 wydanie drzwi logicznych, ka\u017cde pod\u0142\u0105czone do niego dane wej\u015bciowe zu\u017cywa u\u0142amek tego rodzaju. Aby monta\u017c by\u0142 prawid\u0142owy, konieczne jest, aby suma tych u\u0142amk\u00f3w nie przekroczy\u0142a dost\u0119pnych rodzaj\u00f3w, ani na wysokim poziomie, ani na niskim poziomie. Na przyk\u0142ad, zgodnie z poprzedni\u0105 tabel\u0105, uwolnienie drzwi 74L mo\u017cna po\u0142\u0105czy\u0107 jednocze\u015bnie z wej\u015bciem do A drzwi 74 godziny i trzy 74S drzwi, poniewa\u017c: Na wysokim poziomie (h): 1 – Pierwszy \/ 4 – 3 \/ dziesi\u0119\u0107 \u2265 0 Na niskim poziomie (L): 1 – Pierwszy \/ 1.8 – 3 \/ 7.2 \u2265 0 I odwrotnie, nie jest mo\u017cliwe pod\u0142\u0105czenie wpisu sze\u015b\u0107 74 -HOUR Drzwi przy wyj\u015bciu drzwi 74L, poniewa\u017c je\u015bli masz 1 – 6 \/ 8 \u2265 0 Na wysokim poziomie mamy 1 – 6 \/ 4      (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4"},{"@context":"http:\/\/schema.org\/","@type":"BreadcrumbList","itemListElement":[{"@type":"ListItem","position":1,"item":{"@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/#breadcrumbitem","name":"Enzyklop\u00e4die"}},{"@type":"ListItem","position":2,"item":{"@id":"https:\/\/wiki.edu.vn\/all2pl\/wiki27\/tranzystor-transystor-logic-wikipedia\/#breadcrumbitem","name":"Tranzystor-transystor logic-wikipedia"}}]}]