Aldec – Wikipedia

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ALDEC, Inc.
Art Privat
Industrie EDA
Gegründet 1984
Hauptquartier Henderson, Nevada,
Vereinigte Staaten
Produkte Active-HDL, ALINT-PRO, Riviera-PRO, Spec-TRACER, RTAX / RTSX-Prototyping, HES-DVM, HES-7, TySOM
Webseite aldec.com

Aldec, Inc. ist ein in Privatbesitz befindliches Unternehmen für die Automatisierung elektronischer Designs mit Sitz in Henderson, Nevada, das Software und Hardware für die Erstellung und Überprüfung digitaler Designs für FPGA- und ASIC-Technologien bereitstellt.

Als Mitglied von Accellera und der IEEE Standards Association beteiligt sich Aldec aktiv an der Entwicklung neuer Standards und der Aktualisierung bestehender Standards (z. B. VHDL, SystemVerilog). Aldec bietet eine HDL-Simulations-Engine für andere EDA-Tools wie Altium Designer und bündelt eine spezielle Version seiner Tools mit Software von FPGA-Anbietern wie Lattice.[1]

Geschichte[edit]

  • Aldec wurde 1984 von Dr. Stanley M. Hyduke gegründet.
  • 1985 veröffentlichte das Unternehmen sein erstes Produkt: einen MS-DOS-basierten Gate-Level-Simulator SUSIE. In den nächsten Jahren wurden mehrere Versionen des Produkts als Begleitersimulatoren für gängige Schaltflächeneingabewerkzeuge wie OrCAD verwendet.
  • ALDEC erkannte die wachsende Beliebtheit von Microsoft Windows und portierte seinen Simulator auf diese Plattform und fügte ein Tool zur schematischen Eingabe und Entwurfsverwaltung hinzu. Die neue Software-Suite wurde 1992 als veröffentlicht Active-CAD (Einige Low-End-Versionen der Suite wurden für einige Zeit unter verkauft Susie-CAD Marke). Eines der charakteristischen Merkmale von Active-CAD war die Möglichkeit, schematische Änderungen sofort auf den Simulator zu übertragen, wodurch das Verhalten der modifizierten Schaltung schnell überprüft werden konnte.
  • 1996 unterzeichnete Aldec eine Vereinbarung mit Xilinx, die den Vertrieb der Nur-Xilinx-Version von Active-CAD unter der Stiftung Name.
  • Während VHDL und Verilog von Active-CAD in Form von schematischen Makros unterstützt wurden, wurde die Veröffentlichung von Active-VHDL 1997 wechselte der Übergang vom netzlistenbasierten zum HDL-basierten Design. Nach dem Hinzufügen der Verilog-Unterstützung wurde Active-VHDL in umbenannt Active-HDL und ist noch verfügbar (ab 2020).
  • Im Jahr 2000 veröffentlichte ALDEC einen leistungsstarken HDL-Simulator, der nicht nur unter Windows, sondern auch auf Solaris- und Linux-Plattformen funktioniert.[2]
  • Im Jahr 2001 erweiterte ALDEC seine Produktlinie um Hardware: HES-Plattform (Hardware Embedded Simulation) Dies ermöglicht die Hardwarebeschleunigung der HDL-Simulation und das inkrementelle Prototyping von Hardware.
  • Im Jahr 2003 wurde Riviera-PRO veröffentlicht, das die auf Assertions basierende Überprüfung unterstützt (OpenVera, PSL und SystemVerilog können zum Schreiben von Eigenschaften, Assertions und Coverage verwendet werden.)
  • Die Unterstützung für SystemC und den Nicht-Assertion-Teil von SystemVerilog wurde 2004 hinzugefügt. Die Schnittstellen zu MATLAB und Simulink wurden 2005 erstmals in Aldec-Tools angezeigt.
  • 2006 unterstützte Riviera-PRO als erster Simulator Öffnen Sie die IP-Verschlüsselungsinitiative durch Synplicity.[3]
  • Angeregt durch Anfragen von Verilog-Benutzern veröffentlichte ALDEC 2007 ein erweitertes, vom Benutzer konfigurierbares Fusseltool, das die von erstellten Regeln implementiert STARC – Japanisches Konsortium großer Siliziumanbieter.
  • 2008 veröffentlicht ALINT: Design Rule Checker (STARC – Japanisches Konsortium von 11 ASIC-Unternehmen)
  • 2010 veröffentlicht Support für VHDL IEEE 1076-2008.
  • 2010 wird Aldecs Active-HDL als bestes FPGA-Design- und Simulationstool in China ausgezeichnet
  • Im Jahr 2011 bietet Aldec UVM 1.0-, OVM 2.1.2- und VMM 1.1.1a-Support, veröffentlicht den 4-MHz-Designemulator und gewinnt den Preis für den besten FPGA-Anbieter für Design- und Verifizierungsplattformen in China.
  • 2012 steigt Aldec mit HES-7 in den SoC / ASIC-Prototyping-Markt ein und startet gemeinsam OSVVM, VHDL Verification.
  • Im Jahr 2013 veröffentlicht Aldec Spec-TRACER Requirements Lifecycle Management
  • Im Jahr 2015 veröffentlicht Aldec ALINT-PRO mit CDC-Überprüfung.
  • 2016 veröffentlicht Aldec die TySOM-Produktlinie für die eingebettete Entwicklung mit SoC-FPGAs

Produkte[edit]

Software[edit]

  • Active-HDL – FPGA-Entwicklungsumgebung, die auf dem gängigen Kernel-HDL-Simulator basiert. Unterstützt textbasierte und grafische Tools zur Eingabe und zum Debuggen von Designs, ermöglicht die Simulation in verschiedenen Sprachen (VHDL / Verilog / EDIF / SystemC / SystemVerilog) und bietet eine einheitliche Schnittstelle zu verschiedenen Synthese- und Implementierungstools. Unterstützt auch die auf Assertions basierende Überprüfung mit Open Vera-, PSL- oder Systemverilog Assertion-Anweisungen. Es sind spezielle Versionen der Software verfügbar, die nur einen FPGA-Anbieter unterstützen, z Active-HDL Lattice Edition. Nur auf der MS Windows-Plattform verfügbar.
  • Riviera-PRO – High-End-HDL-Simulator für ASIC- und große FPGA-Designs. Riviera-PRO erweitert die Simulationsfunktionen von Active-HDL um Unterstützung für erweiterte Verifizierungsmethoden wie Flusen, Funktionsabdeckung, OVM und UVM, Hardwarebeschleunigung und Prototyping. Riviera-PRO ist eine neue Generation des als Riviera-Classic bekannten Tools und unter MS Windows und Linux in 32-Bit und 64-Bit verfügbar.
  • HES-DVM – Lösung zur Beschleunigung der HDL-Simulation (10- bis 50-fache Reduzierung der Überprüfungszeit), Emulation des gesamten Designs und Hardware- / Software-Co-Simulation (nützlich bei der Entwicklung eingebetteter Systeme).
  • ALINT-PRO – Single Framework für Design Rule Checker / Linting und CDC-Analyse. ALINT-PRO ist in der Lage, umfassende Textanalysen einzelner Verilog-, VHDL- und SystemVerilog-Entwurfsquellen sowie erweiterte Überprüfungen der gesamten Entwurfshierarchie durchzuführen. Es stehen mehrere Sätze hoch konfigurierbarer, vordefinierter Regeln zur Verfügung, und mithilfe der bereitgestellten API können neue benutzerdefinierte Regeln erstellt werden. Die integrierte phasenbasierte Linting-Methode ermöglicht eine schnellere und effizientere Überprüfung von Regeln. ALINT-PRO unterstützt die reibungslose Ausführung der Regelprüfungen für Designs, die auf die FPGA-Implementierung abzielen, unter Verwendung von Xilinx-, Intel-, Microsemi- und Lattice-Technologien mit minimalem Setup
  • Spec-TRACER – Einheitliche Anwendung für das Lebenszyklusmanagement von Anforderungen, die speziell für FPGA- und ASIC-Designs entwickelt wurde. Erleichtert die Erfassung, Verwaltung, Analyse, Rückverfolgbarkeit und Berichterstellung von Anforderungen; lässt sich in Windows-basierte HDL-Design- und Simulationstools integrieren.
  • IP-Produkte – eine Reihe von allgemeinen Blöcken für geistiges Eigentum, die von Aldec und seinen Partnern erstellt und in Active-HDL- und Riviera-PRO-Umgebungen validiert wurden.

Hardware[edit]

  • HES-7 – ASGA-Prototyping-Lösung mit hoher Kapazität und hoher Dichte auf FPGA-Basis. Mit Hilfe von Xilinx Virtex-7 FPGA-basierten Prototyping-Boards ermöglicht HES-7 das Testen von Designs von bis zu 24 Millionen ASIC-Gates.
  • Microsemi RTAX / RTSX-Prototyping – die effiziente Methode zum Prototyping von Designs mit strahlungsgehärtetem FPGA durch Verwendung von Footprint-kompatiblen Prototyping-Boards mit Flash-basierten, umprogrammierbaren Chips. Die Lösung enthält optionale Software für die Übersetzung von Netzlisten.
  • DO-254 Konformitätstestsystem (CTS) – Es handelt sich um eine vollständige Verifizierungslösung, mit der sichergestellt werden kann, dass das FPGA auf Ihrem System DO-254 / ED80-kompatibel ist. Das CTS bietet dem Benutzer die Möglichkeit, anstelle der herkömmlichen Hardwaretests eine erweiterte Methode der In-Hardware-Simulation durchzuführen. Als Testvektoren für die In-Hardware-Simulation können Sie dieselbe Testbench mit 100% Code Coverage-Ergebnissen aus der RTL-Simulation wiederverwenden. Durch die Wiederverwendung derselben Testbench kann die Hardwareüberprüfung auf einfache Weise die Rückverfolgbarkeit der Anforderungen erreichen. Sie können die In-Hardware-Simulation mit Geschwindigkeit auf dem Zielgerät durchführen. Das CTS ermöglicht auch den einfachen Vergleich und das Debuggen der Ergebnisse der In-Hardware-Simulation und der HDL-Simulation über das Wellenformformat.
  • TySOM – Eingebettete Entwicklungskarten und FMC-Tochterkarten basierend auf der Xilinx Zynq-7000-Serie für IoT, ADAS und Industrial Machine Vision.

Bildung[edit]

Aldec bietet Bildungseinrichtungen weltweit voll funktionsfähige, stark reduzierte Versionen seiner Software (Kumaon Engineering College, Nationale Technologieuniversität).

Aldec bietet auch eine spezielle Student-Edition von Active-HDL an, die von der Aldec-Website heruntergeladen werden kann. Die Student-Edition verfügt über eine begrenzte Designkapazität und eine gewisse Einschränkung der Programmfunktionalität, unterstützt jedoch beide Designsprachen (Verilog bzw. VHDL).

Das Unternehmen unterstützt auch die lokale Bildung – 1999 trug es zur Einrichtung des “Aldec Digital Design Laboratory” am UNLV bei.[4]

Die Aldec-Software enthält mehrere Bücher zum Thema elektronisches Design (z “Digitales Design: Prinzipien und Praktiken”, “ZEITGENÖSSISCHES LOGIKDESIGN”).

Die Student Edition von Active-HDL war der erste HDL-Simulator, der bei Walmart verkauft wurde.[5]

Siehe auch[edit]

Verweise[edit]

  1. ^ EN-Genie Programmierbare Logik ZONE, “Gitter und Aldec bilden Allianz für FPGA-Design und Designüberprüfung”
  2. ^ Richard Göring, “Aldec führt Linux-basierten Mixed-Language-Simulator ein”, EETimes.com, 13. November 2000
  3. ^ Christine Evans-Pughe, “Der Schutz Ihrer IP ist jetzt noch einfacher.” Archiviert 2006-10-18 an der Wayback-Maschine, Paragraph 11, Electronics Weekly, 13. Oktober 2006
  4. ^ ECE-UNLV-Mitarbeiter, “ALDEC (…) spielt eine wichtige Rolle in ECE-Programmen” Archiviert 2006-07-20 at the Wayback Machine, Seite 3, ECE-UNLV News, Band 5, 2005
  5. ^ EDN Online-Mitarbeiter, “EDA-Software in Walmart verkauft.” Archiviert 2007-09-27 an der Wayback Machine, EDN, 20. Februar 2006

Externe Links[edit]


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