[{"@context":"http:\/\/schema.org\/","@type":"BlogPosting","@id":"https:\/\/wiki.edu.vn\/wiki17\/2021\/01\/27\/dynamische-logik-digitale-elektronik-wikipedia\/#BlogPosting","mainEntityOfPage":"https:\/\/wiki.edu.vn\/wiki17\/2021\/01\/27\/dynamische-logik-digitale-elektronik-wikipedia\/","headline":"Dynamische Logik (digitale Elektronik) – Wikipedia","name":"Dynamische Logik (digitale Elektronik) – Wikipedia","description":"before-content-x4 Im Design integrierter Schaltkreise dynamische Logik (oder manchmal getaktete Logik) ist eine Entwurfsmethode in kombinatorischen Logikschaltungen, insbesondere solchen, die","datePublished":"2021-01-27","dateModified":"2021-01-27","author":{"@type":"Person","@id":"https:\/\/wiki.edu.vn\/wiki17\/author\/lordneo\/#Person","name":"lordneo","url":"https:\/\/wiki.edu.vn\/wiki17\/author\/lordneo\/","image":{"@type":"ImageObject","@id":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","url":"https:\/\/secure.gravatar.com\/avatar\/44a4cee54c4c053e967fe3e7d054edd4?s=96&d=mm&r=g","height":96,"width":96}},"publisher":{"@type":"Organization","name":"Enzyklop\u00e4die","logo":{"@type":"ImageObject","@id":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","url":"https:\/\/wiki.edu.vn\/wiki4\/wp-content\/uploads\/2023\/08\/download.jpg","width":600,"height":60}},"image":{"@type":"ImageObject","@id":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/e\/e2\/CMOS_NAND.svg\/150px-CMOS_NAND.svg.png","url":"https:\/\/upload.wikimedia.org\/wikipedia\/commons\/thumb\/e\/e2\/CMOS_NAND.svg\/150px-CMOS_NAND.svg.png","height":"244","width":"150"},"url":"https:\/\/wiki.edu.vn\/wiki17\/2021\/01\/27\/dynamische-logik-digitale-elektronik-wikipedia\/","wordCount":2681,"articleBody":"     (adsbygoogle = window.adsbygoogle || []).push({});before-content-x4Im Design integrierter Schaltkreise dynamische Logik (oder manchmal getaktete Logik) ist eine Entwurfsmethode in kombinatorischen Logikschaltungen, insbesondere solchen, die in der MOS-Technologie implementiert sind.  Es unterscheidet sich von der sogenannten statischen Logik durch die Nutzung der tempor\u00e4ren Speicherung von Informationen in Streu- und Gate-Kapazit\u00e4ten.[1]  Es war in den 1970er Jahren beliebt und erlebte in j\u00fcngster Zeit eine Wiederbelebung des Designs digitaler Hochgeschwindigkeitselektronik, insbesondere von Computer-CPUs.  Dynamische Logikschaltungen sind normalerweise schneller als statische Gegenst\u00fccke und ben\u00f6tigen weniger Oberfl\u00e4che, sind jedoch schwieriger zu entwerfen.  Dynamische Logik hat eine h\u00f6here Umschaltrate[clarification needed]  als statische Logik[2]  Die umgeschalteten kapazitiven Lasten sind jedoch kleiner[3]  Daher kann der Gesamtstromverbrauch der dynamischen Logik in Abh\u00e4ngigkeit von verschiedenen Kompromissen h\u00f6her oder niedriger sein.  Wenn auf eine bestimmte Logikfamilie Bezug genommen wird, reicht normalerweise das dynamische Adjektiv aus, um die Entwurfsmethodik zu unterscheiden, z dynamisches CMOS[4]  oder dynamisches SOI Design.[2]  Dynamische Logik unterscheidet sich von der sogenannten statische Logik in dieser Dynamik verwendet die Logik ein Taktsignal bei der Implementierung von kombinatorischen Logikschaltungen.  Die \u00fcbliche Verwendung eines Taktsignals besteht darin, \u00dcberg\u00e4nge in sequentiellen Logikschaltungen zu synchronisieren.  F\u00fcr die meisten Implementierungen der kombinatorischen Logik wird nicht einmal ein Taktsignal ben\u00f6tigt.Die statische \/ dynamische Terminologie, die verwendet wird, um sich auf kombinatorische Schaltkreise zu beziehen, sollte nicht mit der Art und Weise verwechselt werden, wie dieselben Adjektive zur Unterscheidung von Speicherger\u00e4ten verwendet werden, z. B. statisches RAM von dynamischem RAM.[5]Table of Contents  Terminologie[edit]Statische versus dynamische Logik[edit]Beispiel f\u00fcr statische Logik[edit]Beispiel f\u00fcr dynamische Logik[edit]Siehe auch[edit]Verweise[edit]Externe Links[edit]Terminologie[edit]Im Kontext des Logikdesigns der Begriff dynamische Logik wird im Vergleich zu h\u00e4ufiger verwendet getaktete Logik, wie es die Unterscheidung zwischen dieser Art von Design und deutlich macht statische Logik.  Um die Sache zus\u00e4tzlich zu verwirren, getaktete Logik wird manchmal als Synonym f\u00fcr sequentielle Logik verwendet.  Diese Verwendung ist nicht standardisiert und sollte vermieden werden.Statische versus dynamische Logik[edit]Der gr\u00f6\u00dfte Unterschied zwischen statischer und dynamischer Logik besteht darin, dass in der dynamischen Logik ein Taktsignal zur Bewertung der kombinatorischen Logik verwendet wird.  Um jedoch die Bedeutung dieser Unterscheidung wirklich zu verstehen, ben\u00f6tigt der Leser einige Hintergrundinformationen zur statischen Logik.In den meisten Arten von Logikdesign bezeichnet statische LogikEs gibt zu jeder Zeit einen Mechanismus, um den Ausgang entweder hoch oder niedrig zu treiben.  In vielen g\u00e4ngigen Logikstilen wie TTL und herk\u00f6mmlichem CMOS kann dieses Prinzip als Aussage umformuliert werden, dass zwischen dem Ausgang und entweder der Versorgungsspannung oder der Masse immer ein niederohmiger Gleichstrompfad besteht.  Als Nebenbemerkung gibt es in dieser Definition nat\u00fcrlich eine Ausnahme bei hochohmigen Ausg\u00e4ngen, wie z. B. einem Drei-Zustands-Puffer;  Selbst in diesen F\u00e4llen soll die Schaltung jedoch in einem gr\u00f6\u00dferen System verwendet werden, in dem ein Mechanismus den Ausgang ansteuert, und sie unterscheiden sich nicht von der statischen Logik.Im Gegensatz dazu in dynamische LogikEs gibt nicht immer einen Mechanismus, der den Ausgang hoch oder niedrig treibt.  In der g\u00e4ngigsten Version dieses Konzepts wird der Ausgang w\u00e4hrend bestimmter Teile des Taktzyklus hoch oder niedrig angesteuert.  W\u00e4hrend der Zeitintervalle, in denen der Ausgang nicht aktiv angesteuert wird, bewirkt die Streukapazit\u00e4t, dass er einen Pegel innerhalb eines Toleranzbereichs des angesteuerten Pegels beibeh\u00e4lt.  Die dynamische Logik erfordert eine minimale Taktrate, die schnell genug ist, dass der Ausgangszustand jedes dynamischen Gatters verwendet oder aktualisiert wird, bevor die Ladung in der Ausgangskapazit\u00e4t so weit ausl\u00e4uft, dass sich der digitale Zustand des Ausgangs w\u00e4hrend des Teils des Taktzyklus \u00e4ndert Der Ausgang wird nicht aktiv angesteuert.Die statische Logik hat keine minimale Taktrate – der Takt kann auf unbestimmte Zeit angehalten werden.  Es mag den Anschein haben, dass es nicht besonders n\u00fctzlich ist, l\u00e4ngere Zeit nichts zu tun, aber es f\u00fchrt zu drei Vorteilen:Die M\u00f6glichkeit, ein System jederzeit anzuhalten, erleichtert das Debuggen und Testen erheblich und erm\u00f6glicht Techniken wie Einzelschritte.Wenn ein System mit extrem niedrigen Taktraten betrieben werden kann, kann die Elektronik mit geringem Stromverbrauch mit einer bestimmten Batterie l\u00e4nger betrieben werden.Ein vollst\u00e4ndig statisches System kann sofort genau dort fortgesetzt werden, wo es aufgeh\u00f6rt hat.  Eine Person muss nicht warten, bis das System hochgefahren oder fortgesetzt wird.[6]Die M\u00f6glichkeit, ein System jederzeit f\u00fcr eine beliebige Dauer anzuhalten, kann auch verwendet werden, um die CPU mit einem asynchronen Ereignis zu synchronisieren.  (Es gibt zwar andere Mechanismen, um dies zu tun, wie z. B. Interrupts, Abrufschleifen, Eingangsstifte im Leerlauf des Prozessors [like RDY on the 6502]oder Prozessor-Buszyklus-Erweiterungsmechanismen wie WAIT-Eing\u00e4nge, die Hardware zum Gate des Takts auf eine statische Kern-CPU verwenden, sind einfacher, zeitlich pr\u00e4ziser, verwenden keinen Programmcodespeicher und verbrauchen w\u00e4hrend des Wartens fast keinen Strom in der CPU .  In einem grundlegenden Entwurf w\u00fcrde die CPU, um mit dem Warten zu beginnen, in ein Register schreiben, um ein bin\u00e4res Latch-Bit zu setzen, das mit dem Prozessortakt UND- oder ODER-verkn\u00fcpft wird, wodurch der Prozessor gestoppt wird.  Ein Signal von einem Peripherieger\u00e4t w\u00fcrde diesen Latch zur\u00fccksetzen und den CPU-Betrieb wieder aufnehmen.  [The hardware logic must gate the latch control inputs as necessary to ensure that a latch output transition does not cause the clock signal level to instantaneously change and cause a clock pulse, either high or low, that is shorter than normal.])Insbesondere, obwohl viele g\u00e4ngige CPUs dynamische Logik verwenden,[citation needed]  In Weltraumsatelliten k\u00f6nnen aufgrund ihrer h\u00f6heren Strahlungsh\u00e4rte nur statische Kerne verwendet werden – CPUs mit vollst\u00e4ndig statischer Technologie.[7]Dynamische Logik kann bei ordnungsgem\u00e4\u00dfem Entwurf doppelt so schnell sein wie statische Logik.  Es werden nur die schnelleren N Transistoren verwendet, die die Optimierung der Transistorgr\u00f6\u00dfe verbessern.  Statische Logik ist langsamer, weil sie die doppelte kapazitive Belastung und h\u00f6here Schwellenwerte aufweist und langsame P-Transistoren f\u00fcr die Logik verwendet.  Dynamische Logik kann schwieriger zu bearbeiten sein, ist jedoch m\u00f6glicherweise die einzige Wahl, wenn eine h\u00f6here Verarbeitungsgeschwindigkeit erforderlich ist.  Die meiste Elektronik l\u00e4uft heutzutage mit \u00fcber 2 GHz[when?]  erfordern die Verwendung dynamischer Logik, obwohl einige Hersteller wie Intel Chips mit vollst\u00e4ndig statischer Logik entwickelt haben, um den Stromverbrauch zu senken.[8]    Beachten Sie, dass die Reduzierung des Stromverbrauchs nicht nur die Laufzeit mit begrenzten Stromquellen wie Batterien oder Solaranlagen (wie in Raumfahrzeugen) verl\u00e4ngert, sondern auch die Anforderungen an das thermische Design reduziert und die Gr\u00f6\u00dfe der ben\u00f6tigten K\u00fchlk\u00f6rper, L\u00fcfter usw. verringert wiederum reduziert Systemgewicht und Kosten.Im Allgemeinen erh\u00f6ht die dynamische Logik die Anzahl der Transistoren, die zu einem bestimmten Zeitpunkt schalten, erheblich, was den Stromverbrauch gegen\u00fcber statischen CMOS erh\u00f6ht.[8]  Es gibt verschiedene Energiespartechniken, die in einem auf dynamischer Logik basierenden System implementiert werden k\u00f6nnen.  Dar\u00fcber hinaus kann jede Schiene eine beliebige Anzahl von Bits \u00fcbertragen, und es gibt keine Stromverschwendung.  Energiesparendes Clock-Gating und asynchrone Techniken sind in der dynamischen Logik viel nat\u00fcrlicher.Beispiel f\u00fcr statische Logik[edit]Betrachten Sie als Beispiel die statische Logikimplementierung eines CMOS-NAND-Gatters:Diese Schaltung implementiert die Logikfunktion\u00d6ut=EINB.\u00af{ displaystyle Out = { overline {AB}}}Wenn EIN und B. beide hoch sind, wird der Ausgang niedrig gezogen.  Wenn auch nicht EIN oder B. niedrig sind, wird der Ausgang hoch gezogen.  Zu jeder Zeit wird der Ausgang entweder niedrig oder hoch gezogen.Beispiel f\u00fcr dynamische Logik[edit]Betrachten Sie nun eine dynamische Logikimplementierung derselben Logikfunktion:Die dynamische Logikschaltung ben\u00f6tigt zwei Phasen.  Die erste Phase, wenn Uhr ist niedrig, hei\u00dft das Einrichtungsphase oder der Vorladephase und die zweite Phase, wenn Uhr ist hoch, hei\u00dft das Bewertungsphase.  In der Setup-Phase wird der Ausgang bedingungslos hoch angesteuert (unabh\u00e4ngig von den Werten der Eing\u00e4nge EIN und B.).  Der Kondensator, der die Lastkapazit\u00e4t dieses Gates darstellt, wird aufgeladen.  Da der Transistor unten ausgeschaltet ist, kann der Ausgang w\u00e4hrend dieser Phase nicht niedrig angesteuert werden.W\u00e4hrend der Bewertungsphase, Uhr ist hoch.  Wenn EIN und B. Sind auch hoch, wird der Ausgang niedrig gezogen.  Ansonsten bleibt der Ausgang hoch (aufgrund der Lastkapazit\u00e4t).Die dynamische Logik weist einige potenzielle Probleme auf, die die statische Logik nicht aufweist.  Wenn beispielsweise die Taktrate zu langsam ist, f\u00e4llt der Ausgang zu schnell ab, um von Nutzen zu sein.  Au\u00dferdem ist der Ausgang nur f\u00fcr einen Teil jedes Taktzyklus g\u00fcltig, sodass das daran angeschlossene Ger\u00e4t ihn w\u00e4hrend der G\u00fcltigkeitszeit synchron abtasten muss.Auch wenn beides EIN und B. hoch sind, so dass der Ausgang niedrig ist, pumpt die Schaltung f\u00fcr jeden Taktzyklus eine Kondensatorladung von Vdd nach Masse, indem sie zuerst den Kondensator in jedem Taktzyklus l\u00e4dt und dann entl\u00e4dt.  Dies macht die Schaltung (deren Ausgang an eine hohe Impedanz angeschlossen ist) weniger effizient als die statische Version (die theoretisch keinen Strom flie\u00dfen lassen sollte, au\u00dfer durch den Ausgang), und wenn die EIN und B. Die Eing\u00e4nge sind konstant und beide hoch. Das dynamische NAND-Gatter verbraucht Strom proportional zur Taktrate, solange es ordnungsgem\u00e4\u00df funktioniert.  Die Verlustleistung kann minimiert werden, indem die Lastkapazit\u00e4t niedrig gehalten wird. Dies verringert jedoch wiederum die maximale Zykluszeit und erfordert eine h\u00f6here minimale Taktfrequenz.  Die h\u00f6here Frequenz erh\u00f6ht dann den Stromverbrauch um die gerade erw\u00e4hnte Beziehung.  Daher ist es unm\u00f6glich, den Leerlaufstromverbrauch (wenn beide Eing\u00e4nge hoch sind) unter einen bestimmten Grenzwert zu senken, der sich aus einem Gleichgewicht zwischen Taktrate und Lastkapazit\u00e4t ergibt.Eine beliebte Implementierung ist die Domino-Logik.Siehe auch[edit]Verweise[edit]Allgemeine HinweiseSung-Mo Kang;  Yusuf Leblebici (2003). Digitale integrierte CMOS-Schaltkreise: Analyse und Design (3. Aufl.).  McGraw-Hill.  ISBN 978-0-07-246053-7.  Kapitel 9, “Dynamische Logikschaltungen” (Kapitel 7 in der 2. Ausgabe)R. Jacob Baker (2010). CMOS: Schaltungsdesign, Layout und Simulation (3. Aufl.).  Wiley-IEEE.  ISBN 978-0-470-88132-3.  Kapitel 14, “Dynamische Logikgatter”Andrew Marshall;  Sreedhar Natarajan (2002). SOI-Design: analoge, Speicher- und digitale Techniken.  Springer.  ISBN 978-0-7923-7640-8.  Kapitel 7, “Dynamisches SOI-Design”Externe Links[edit]     (adsbygoogle = window.adsbygoogle || []).push({});after-content-x4"},{"@context":"http:\/\/schema.org\/","@type":"BreadcrumbList","itemListElement":[{"@type":"ListItem","position":1,"item":{"@id":"https:\/\/wiki.edu.vn\/wiki17\/#breadcrumbitem","name":"Enzyklop\u00e4die"}},{"@type":"ListItem","position":2,"item":{"@id":"https:\/\/wiki.edu.vn\/wiki17\/2021\/01\/27\/dynamische-logik-digitale-elektronik-wikipedia\/#breadcrumbitem","name":"Dynamische Logik (digitale Elektronik) – Wikipedia"}}]}]