CMOS – Wikipedia

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Technologie zum Aufbau integrierter Schaltkreise

Komplementärer Metalloxid-Halbleiter ((CMOS), auch bekannt als Metalloxid-Halbleiter mit komplementärer Symmetrie ((KOSMOS) ist eine Art Herstellungsprozess für Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), bei dem komplementäre und symmetrische Paare von MOSFETs vom p-Typ und n-Typ für Logikfunktionen verwendet werden.[1] Die CMOS-Technologie wird zum Aufbau von IC-Chips (Integrated Circuit) verwendet, einschließlich Mikroprozessoren, Mikrocontrollern, Speicherchips (einschließlich CMOS-BIOS) und anderen digitalen Logikschaltungen. Die CMOS-Technologie wird auch für analoge Schaltungen wie Bildsensoren (CMOS-Sensoren), Datenkonverter, HF-Schaltungen (RF-CMOS) und hochintegrierte Transceiver für viele Arten der Kommunikation verwendet.

Mohamed M. Atalla und Dawon Kahng erfanden 1959 den MOSFET in den Bell Labs und demonstrierten 1960 die Herstellungsprozesse für PMOS (p-Typ MOS) und NMOS (n-Typ MOS). Diese Prozesse wurden später kombiniert und in die Komplementärs adaptiert MOS (CMOS) -Verfahren von Chih-Tang Sah und Frank Wanlass bei Fairchild Semiconductor im Jahr 1963. RCA kommerzialisierte die Technologie Ende der 1960er Jahre mit der Marke “COS-MOS” und zwang andere Hersteller, einen anderen Namen zu finden, was dazu führte, dass “CMOS” wurde der Standardname für die Technologie in den frühen 1970er Jahren. CMOS überholte schließlich NMOS als den dominierenden MOSFET-Herstellungsprozess für VLSI-Chips (Very Large Scale Integration) in den 1980er Jahren und ersetzte gleichzeitig die frühere TTL-Technologie (Transistor-Transistor Logic). CMOS ist seitdem der Standardherstellungsprozess für MOSFET-Halbleiterbauelemente in VLSI-Chips geblieben. Stand 201199% der IC-Chips, einschließlich der meisten digitalen, analogen und Mixed-Signal-ICs, werden mithilfe der CMOS-Technologie hergestellt.[2]

Zwei wichtige Merkmale von CMOS-Bauelementen sind eine hohe Störfestigkeit und ein geringer statischer Stromverbrauch.[3]

Da ein Transistor des MOSFET-Paares immer ausgeschaltet ist, zieht die Reihenkombination beim Umschalten zwischen Ein- und Ausschaltzustand nur kurzzeitig eine signifikante Leistung. Folglich erzeugen CMOS-Bauelemente nicht so viel Abwärme wie andere Formen der Logik, wie NMOS-Logik oder Transistor-Transistor-Logik (TTL), die normalerweise einen gewissen Stehstrom haben, selbst wenn sich der Zustand nicht ändert. Diese Eigenschaften ermöglichen es CMOS, eine hohe Dichte von Logikfunktionen auf einem Chip zu integrieren. Vor allem aus diesem Grund wurde CMOS die am weitesten verbreitete Technologie zur Implementierung in VLSI-Chips.

Der Ausdruck “Metall-Oxid-Halbleiter” bezieht sich auf die physikalische Struktur von MOS-Feldeffekttransistoren, bei denen eine Metall-Gate-Elektrode auf einem Oxidisolator angeordnet ist, der sich wiederum auf einem Halbleitermaterial befindet. Früher wurde Aluminium verwendet, heute ist das Material Polysilicium. Andere Metallgatter haben mit dem Aufkommen von dielektrischen Materialien mit hohem κ im CMOS-Prozess ein Comeback erlebt, wie von IBM und Intel für den 45-Nanometer-Knoten und kleinere Größen angekündigt.[4]

Technische Details[edit]

“CMOS” bezieht sich sowohl auf einen bestimmten Stil des Entwurfs digitaler Schaltungen als auch auf die Familie von Prozessen, die zum Implementieren dieser Schaltung auf integrierten Schaltungen (Chips) verwendet werden. CMOS-Schaltungen verbrauchen weniger Strom als Logikfamilien mit ohmschen Lasten. Da dieser Vorteil zugenommen hat und an Bedeutung gewonnen hat, dominieren CMOS-Prozesse und -Varianten, so dass die überwiegende Mehrheit der modernen Herstellung integrierter Schaltkreise auf CMOS-Prozessen basiert.[5] Die CMOS-Logik verbraucht über 7 mal weniger Leistung als NMOS-Logik,[6] und ungefähr 100.000-mal weniger Leistung als die bipolare Transistor-Transistor-Logik (TTL).[7][8]

CMOS-Schaltungen verwenden eine Kombination aus Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) vom p-Typ und n-Typ, um Logikgatter und andere digitale Schaltungen zu implementieren. Obwohl CMOS-Logik zu Demonstrationszwecken mit diskreten Vorrichtungen implementiert werden kann, sind kommerzielle CMOS-Produkte integrierte Schaltungen, die aus bis zu Milliarden von Transistoren beider Typen auf einem rechteckigen Siliziumstück zwischen 10 und 400 mm bestehen2.

CMOS verwendet immer alle Enhancement-Mode-MOSFETs (mit anderen Worten, eine Gate-Source-Spannung von Null schaltet den Transistor aus).

Geschichte[edit]

Das Prinzip der komplementären Symmetrie wurde erstmals 1953 von George Sziklai eingeführt, der dann mehrere komplementäre bipolare Schaltkreise diskutierte. Paul Weimer, ebenfalls bei RCA, erfand 1962 TFT-Komplementärschaltungen, ein enger Verwandter von CMOS. Er erfand komplementäre Flip-Flop- und Wechselrichterschaltungen, arbeitete jedoch nicht in einer komplexeren komplementären Logik. Er war der erste, der p-Kanal- und n-Kanal-TFTs in einer Schaltung auf demselben Substrat platzieren konnte. Drei Jahre zuvor veröffentlichten John T. Wallmark und Sanford M. Marcus eine Vielzahl komplexer Logikfunktionen, die als integrierte Schaltkreise unter Verwendung von JFETs implementiert wurden, einschließlich komplementärer Speicherschaltungen. Frank Wanlass war mit der Arbeit von Weimer bei RCA vertraut.[9][10][11][12][13][14]

Der MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor oder MOS-Transistor) wurde 1959 von Mohamed M. Atalla und Dawon Kahng in den Bell Labs erfunden. Es gab ursprünglich zwei Arten von MOSFET-Herstellungsprozessen, PMOS (p-Typ MOS). und NMOS (n-Typ MOS).[15] Beide Typen wurden von Atalla und Kahng entwickelt, als sie ursprünglich den MOSFET erfanden und 1960 sowohl PMOS- als auch NMOS-Bauelemente mit 20 µm und dann 10 µm Gatelängen herstellten.[16][17] Während der MOSFET von Bell Labs zunächst zugunsten von Bipolartransistoren übersehen und ignoriert wurde,[16] Die Erfindung des MOSFET stieß bei Fairchild Semiconductor auf großes Interesse.[15] Basierend auf Atallas Arbeit,[18]Chih-Tang Sah führte Fairchild die MOS-Technologie mit seiner MOS-gesteuerten Tetrode ein, die Ende 1960 hergestellt wurde.[15]

Eine neue Art von MOSFET-Logik, die sowohl den PMOS- als auch den NMOS-Prozess kombiniert, wurde von Chih-Tang Sah und Frank Wanlass bei Fairchild als komplementärer MOS (CMOS) bezeichnet. Im Februar 1963 veröffentlichten sie die Erfindung in einem Forschungsbericht.[19][20] Wanlass später eingereicht US-Patent 3,356,858 für CMOS-Schaltungen im Juni 1963, und es wurde 1967 erteilt. Sowohl in der Forschungsarbeit als auch im Patent wurde die Herstellung von CMOS-Bauelementen auf der Grundlage der thermischen Oxidation eines Siliziumsubstrats beschrieben, um eine dazwischen liegende Schicht aus Siliziumdioxid zu ergeben der Drain-Kontakt und der Source-Kontakt.[21][20]

CMOS wurde Ende der 1960er Jahre von RCA kommerzialisiert. RCA übernahm CMOS für den Entwurf integrierter Schaltkreise (ICs) und entwickelte 1965 CMOS-Schaltkreise für einen Air Force-Computer und 1968 einen 288-Bit-CMOS-SRAM-Speicherchip.[19] RCA verwendete CMOS 1968 auch für seine integrierten Schaltkreise der 4000er-Serie, beginnend mit einer 20 Herstellungsprozess für μm-Halbleiter, bevor er in den nächsten Jahren schrittweise auf einen Prozess von 10 μm skaliert wird.[22]

Die CMOS-Technologie wurde von der amerikanischen Halbleiterindustrie zunächst zugunsten des damals leistungsstärkeren NMOS übersehen. CMOS wurde jedoch von japanischen Halbleiterherstellern aufgrund seines geringen Stromverbrauchs schnell eingeführt und weiterentwickelt, was zum Aufstieg der japanischen Halbleiterindustrie führte.[23]Toshiba entwickelte 1969 C²MOS (Clocked CMOS), eine Schaltungstechnologie mit geringerem Stromverbrauch und schnellerer Betriebsgeschwindigkeit als gewöhnliches CMOS. Mit seiner C²MOS-Technologie entwickelte Toshiba einen LSI-Chip (Large Scale Integration) für den Elsi Mini LED-Taschenrechner von Sharp. 1971 entwickelt und 1972 veröffentlicht.[24]Suwa Seikosha (jetzt Seiko Epson) begann 1969 mit der Entwicklung eines CMOS-IC-Chips für eine Seiko-Quarzuhr und begann 1971 mit der Einführung der Seiko Analog Quartz 38SQW-Uhr mit der Massenproduktion.[25] Das erste in Massenproduktion hergestellte CMOS-Unterhaltungselektronikprodukt war die 1970 erschienene Hamilton Pulsar-Digitaluhr “Wrist Computer”.[26] Aufgrund des geringen Stromverbrauchs wird die CMOS-Logik seit den 1970er Jahren häufig für Taschenrechner und Uhren verwendet.[6]

Die frühesten Mikroprozessoren in den frühen 1970er Jahren waren PMOS-Prozessoren, die anfänglich die frühe Mikroprozessorindustrie dominierten. In den späten 1970er Jahren hatten NMOS-Mikroprozessoren PMOS-Prozessoren überholt.[27] CMOS-Mikroprozessoren wurden 1975 mit dem Intersil 6100 eingeführt.[27] und RCA CDP 1801.[28] CMOS-Prozessoren wurden jedoch erst in den 1980er Jahren dominant.[27]

CMOS war anfangs langsamer als die NMOS-Logik, daher wurde NMOS in den 1970er Jahren häufiger für Computer verwendet.[6] Der Intel 5101 (1 kb SRAM) CMOS-Speicherchip (1974) hatte eine Zugriffszeit von 800 ns,[29][30] Während der damals schnellste NMOS-Chip der Intel 2147 (4 kb SRAM) HMOS-Speicherchip (1976) hatte eine Zugriffszeit von 55/70 ns.[6][30] 1978 führte ein von Toshiaki Masuhara geführtes Hitachi-Forschungsteam mit seinem HM6147 (4) das Hi-CMOS-Verfahren mit zwei Vertiefungen ein kb SRAM) Speicherchip, hergestellt nach einem 3 μm Verfahren.[6][31][32] Der Hitachi HM6147-Chip konnte die Leistung (55/70) erreichen ns access) des Intel 2147 HMOS-Chips, während der HM6147 ebenfalls deutlich weniger Strom verbrauchte (15 mA) als der 2147 (110 mA). Mit vergleichbarer Leistung und viel geringerem Stromverbrauch überholte der CMOS-Prozess mit zwei Vertiefungen in den 1980er Jahren NMOS als das am häufigsten verwendete Halbleiterherstellungsverfahren für Computer.[6]

In den 1980er Jahren überholten CMOS-Mikroprozessoren NMOS-Mikroprozessoren.[27]Das Galileo-Raumschiff der NASA, das 1989 in den Jupiter-Orbit geschickt wurde, verwendete aufgrund des geringen Stromverbrauchs den CMOS-Mikroprozessor RCA 1802.[26]

Intel führte 1983 ein 1,5-μm-Verfahren zur Herstellung von CMOS-Halbleiterbauelementen ein.[33] Mitte der 1980er Jahre entwickelte Bijan Davari von IBM eine leistungsstarke Niederspannungs-CMOS-Technologie mit tiefen Submikronwerten, die die Entwicklung schnellerer Computer sowie tragbarer Computer und batteriebetriebener Handheld-Elektronik ermöglichte.[34] 1988 leitete Davari ein IBM-Team, das einen 250-Nanometer-Hochleistungs-CMOS-Prozess demonstrierte.[35]

Fujitsu kommerzialisierte eine 700 nm CMOS-Prozess im Jahr 1987,[33] und dann kommerzialisierten Hitachi, Mitsubishi Electric, NEC und Toshiba 500 nm CMOS im Jahr 1989.[36] Im Jahr 1993 kommerzialisierte Sony einen 350 nm CMOS-Prozess, während Hitachi und NEC 250 kommerzialisierten nm CMOS. Hitachi stellte eine 160 vor nm CMOS-Prozess im Jahr 1995, dann führte Mitsubishi 150 nm CMOS im Jahr 1996, und dann führte Samsung Electronics 140 ein nm im Jahr 1999.[36]

Im Jahr 2000 erfanden Gurtej Singh Sandhu und Trung T. Doan von Micron Technology die Atomlagenabscheidung von hoch-κ-dielektrischen Filmen, was zur Entwicklung eines kostengünstigen 90-nm-CMOS-Prozesses führte.[34][37] Toshiba und Sony entwickelten 2002 einen 65-nm-CMOS-Prozess.[38] und dann initiierte TSMC 2004 die Entwicklung einer 45-nm-CMOS-Logik.[39] Die Entwicklung der Pitch-Double-Patterning durch Gurtej Singh Sandhu bei Micron Technology führte zur Entwicklung von 30 nm Klasse CMOS in den 2000er Jahren.[34]

CMOS wird in den meisten modernen LSI- und VLSI-Geräten verwendet.[6] Ab 2010 sind CPUs mit der besten Leistung pro Watt pro Jahr seit 1976 statische CMOS-Logik.[citation needed] Ab 2019 ist die planare CMOS-Technologie immer noch die häufigste Form der Herstellung von Halbleiterbauelementen, wird jedoch schrittweise durch die nicht planare FinFET-Technologie ersetzt, mit der Halbleiterknoten kleiner als 20 hergestellt werden können nm.[40]

Inversion[edit]

CMOS-Schaltungen sind so aufgebaut, dass alle P-Typ-Metalloxid-Halbleiter-Transistoren (PMOS) entweder einen Eingang von der Spannungsquelle oder von einem anderen PMOS-Transistor haben müssen. In ähnlicher Weise müssen alle NMOS-Transistoren entweder einen Eingang von Masse oder von einem anderen NMOS-Transistor haben. Die Zusammensetzung eines PMOS-Transistors erzeugt einen niedrigen Widerstand zwischen seinen Source- und Drain-Kontakten, wenn eine niedrige Gate-Spannung angelegt wird, und einen hohen Widerstand, wenn eine hohe Gate-Spannung angelegt wird. Andererseits erzeugt die Zusammensetzung eines NMOS-Transistors einen hohen Widerstand zwischen Source und Drain, wenn eine niedrige Gate-Spannung angelegt wird, und einen niedrigen Widerstand, wenn eine hohe Gate-Spannung angelegt wird. CMOS erreicht eine Stromreduzierung, indem es jeden nMOSFET mit einem pMOSFET ergänzt und beide Gates und beide Drains miteinander verbindet. Eine hohe Spannung an den Gates bewirkt, dass der nMOSFET leitet und der pMOSFET nicht leitet, während eine niedrige Spannung an den Gates das Gegenteil bewirkt. Diese Anordnung reduziert den Stromverbrauch und die Wärmeerzeugung erheblich. Während der Schaltzeit leiten beide MOSFETs jedoch kurz, wenn die Gate-Spannung von einem Zustand in einen anderen übergeht. Dies führt zu einem kurzen Anstieg des Stromverbrauchs und wird bei hohen Frequenzen zu einem ernsthaften Problem.

Statischer CMOS-Inverter. V.dd und V.ss stehen für Drain bzw. Source.

Das nebenstehende Bild zeigt, was passiert, wenn ein Eingang sowohl mit einem PMOS-Transistor (oben im Diagramm) als auch mit einem NMOS-Transistor (unten im Diagramm) verbunden ist. Wenn die Spannung von Eingang A niedrig ist, befindet sich der Kanal des NMOS-Transistors in einem hochohmigen Zustand. Dies begrenzt den Strom, der von Q nach Masse fließen kann. Der Kanal des PMOS-Transistors befindet sich in einem niederohmigen Zustand und es kann viel mehr Strom von der Versorgung zum Ausgang fließen. Da der Widerstand zwischen der Versorgungsspannung und Q gering ist, ist der Spannungsabfall zwischen der Versorgungsspannung und Q aufgrund eines aus Q gezogenen Stroms gering. Der Ausgang registriert daher eine Hochspannung.

Wenn andererseits die Spannung von Eingang A hoch ist, befindet sich der PMOS-Transistor in einem AUS-Zustand (hoher Widerstand), so dass der Strom, der von der positiven Versorgung zum Ausgang fließt, begrenzt wird, während der NMOS-Transistor eingeschaltet ist ( niedriger Widerstand) Zustand, der den Ausgang vom Drain zur Erde ermöglicht. Da der Widerstand zwischen Q und Masse gering ist, ist der Spannungsabfall aufgrund eines Stroms, der in Q gezogen wird und Q über Masse platziert, gering. Dieser geringe Abfall führt dazu, dass der Ausgang eine niedrige Spannung registriert.

Kurz gesagt, die Ausgänge der PMOS- und NMOS-Transistoren sind komplementär, so dass der Ausgang hoch ist, wenn der Eingang niedrig ist, und wenn der Eingang hoch ist, ist der Ausgang niedrig. Aufgrund dieses Verhaltens von Eingang und Ausgang ist der Ausgang der CMOS-Schaltung umgekehrt zum Eingang.

Netzteilstifte[edit]

Die Stromversorgungsstifte für CMOS werden als V bezeichnetDD und V.SSoder V.CC und Masse (GND) je nach Hersteller. V.DD und V.SS sind Übertragungen von herkömmlichen MOS-Schaltungen und stehen für die ablassen und Quelle Lieferungen.[41] Diese gelten nicht direkt für CMOS, da beide Verbrauchsmaterialien tatsächlich Quellversorgungen sind. V.CC und Ground sind Übertragungen aus der TTL-Logik, und diese Nomenklatur wurde mit der Einführung der 54C / 74C-Linie von CMOS beibehalten.

Dualität[edit]

Ein wichtiges Merkmal einer CMOS-Schaltung ist die Dualität, die zwischen ihren PMOS-Transistoren und NMOS-Transistoren besteht. Eine CMOS-Schaltung wird erstellt, um zu ermöglichen, dass immer ein Pfad vom Ausgang zur Stromquelle oder zur Masse vorhanden ist. Um dies zu erreichen, muss der Satz aller Pfade zur Spannungsquelle das Komplement des Satzes aller Pfade zur Erde sein. Dies kann leicht erreicht werden, indem eines in Bezug auf das NICHT des anderen definiert wird. Aufgrund der auf den Gesetzen von De Morgan basierenden Logik haben die PMOS-Transistoren parallel entsprechende NMOS-Transistoren in Reihe, während die PMOS-Transistoren in Reihe entsprechende NMOS-Transistoren parallel haben.

Logik[edit]

Komplexere Logikfunktionen wie solche mit UND- und ODER-Gattern erfordern die Manipulation der Pfade zwischen den Gattern, um die Logik darzustellen. Wenn ein Pfad aus zwei in Reihe geschalteten Transistoren besteht, müssen beide Transistoren einen geringen Widerstand gegen die entsprechende Versorgungsspannung aufweisen und ein UND modellieren. Wenn ein Pfad aus zwei parallelen Transistoren besteht, muss einer oder beide Transistoren einen niedrigen Widerstand haben, um die Versorgungsspannung mit dem Ausgang zu verbinden und einen ODER zu modellieren.

Rechts ist ein Schaltplan eines NAND-Gatters in CMOS-Logik dargestellt. Wenn beide A- und B-Eingänge hoch sind, leiten beide NMOS-Transistoren (untere Hälfte des Diagramms), keiner der PMOS-Transistoren (obere Hälfte) leitet und es wird ein leitender Pfad zwischen dem Ausgang und hergestellt V.ss (Masse), wodurch der Ausgang niedrig wird. Wenn sowohl der A- als auch der B-Eingang niedrig sind, leitet keiner der NMOS-Transistoren, während beide PMOS-Transistoren leiten und einen leitenden Pfad zwischen dem Ausgang und herstellen V.dd (Spannungsquelle), wodurch der Ausgang hoch wird. Wenn einer der A- oder B-Eingänge niedrig ist, leitet einer der NMOS-Transistoren nicht, einer der PMOS-Transistoren und es wird ein leitender Pfad zwischen dem Ausgang und hergestellt V.dd (Spannungsquelle), wodurch der Ausgang hoch wird. Da die einzige Konfiguration der beiden Eingänge, die zu einem niedrigen Ausgang führt, wenn beide hoch sind, implementiert diese Schaltung ein NAND-Logikgatter (NOT AND).

Ein Vorteil von CMOS gegenüber NMOS-Logik besteht darin, dass sowohl Low-to-High- als auch High-to-Low-Ausgangsübergänge schnell sind, da die (PMOS-) Pull-Up-Transistoren im Gegensatz zu den Lastwiderständen in der NMOS-Logik beim Einschalten einen niedrigen Widerstand aufweisen. Zusätzlich schwingt das Ausgangssignal die volle Spannung zwischen der niedrigen und der hohen Schiene. Diese starke, nahezu symmetrische Reaktion macht CMOS auch widerstandsfähiger gegen Rauschen.

Eine Methode zur Berechnung der Verzögerung in einer CMOS-Schaltung finden Sie unter Logischer Aufwand.

Beispiel: NAND-Gatter im physischen Layout[edit]

Das physikalische Layout einer NAND-Schaltung. Die größeren Bereiche der Diffusion vom N-Typ und der Diffusion vom P-Typ sind Teil der Transistoren. Die beiden kleineren Bereiche auf der linken Seite sind Abgriffe, um ein Einrasten zu verhindern.

Vereinfachter Herstellungsprozess eines CMOS-Wechselrichters auf p-Substrat bei der Halbleitermikrofabrikation. In Schritt 1 werden Siliziumdioxidschichten anfänglich durch thermische Oxidation gebildet. Hinweis: Gate-, Source- und Drain-Kontakte befinden sich in realen Geräten normalerweise nicht in derselben Ebene, und das Diagramm ist nicht maßstabsgetreu.

Dieses Beispiel zeigt eine NAND-Logikvorrichtung, die als physikalische Darstellung gezeichnet ist, wie sie hergestellt werden würde. Die physikalische Layoutperspektive ist eine “Vogelperspektive” eines Schichtstapels. Die Schaltung ist auf einem Substrat vom P-Typ aufgebaut. Das Polysilicium, die Diffusion und die n-Wanne werden als “Basisschichten” bezeichnet und tatsächlich in Gräben des Substrats vom P-Typ eingefügt. (Siehe Schritte 1 bis 6 im Prozessdiagramm unten rechts.) Die Kontakte durchdringen eine Isolierschicht zwischen den Basisschichten und der ersten Metallschicht (Metall1), die eine Verbindung herstellt.

Die Eingänge zum NAND (grün dargestellt) sind aus Polysilizium. Die Transistoren (Bauelemente) werden durch den Schnittpunkt von Polysilicium und Diffusion gebildet; N-Diffusion für die N-Vorrichtung & P-Diffusion für die P-Vorrichtung (dargestellt in Lachs- bzw. Gelbfärbung). Der Ausgang (“out”) ist in Metall miteinander verbunden (in Cyan-Farbe dargestellt). Verbindungen zwischen Metall und Polysilicium oder Diffusion werden durch Kontakte hergestellt (dargestellt als schwarze Quadrate). Das Beispiel für das physikalische Layout entspricht der im vorherigen Beispiel angegebenen NAND-Logikschaltung.

Die N-Vorrichtung wird auf einem Substrat vom P-Typ hergestellt, während die P-Vorrichtung in einer Vertiefung vom N-Typ (n-Vertiefung) hergestellt wird. Ein P-Typ-Substrat “Tap” ist mit V verbundenSS und ein N-Well-Abgriff vom N-Typ ist mit V verbundenDD um ein Einrasten zu verhindern.

Querschnitt zweier Transistoren in einem CMOS-Gatter in einem N-Well-CMOS-Prozess

Leistung: Schalten und Leckage[edit]

CMOS-Logik verbraucht weniger Leistung als NMOS-Logikschaltungen, da CMOS nur beim Schalten Leistung verbraucht (“dynamische Leistung”). Bei einem typischen ASIC in einem modernen 90-Nanometer-Prozess kann das Umschalten des Ausgangs 120 Pikosekunden dauern und erfolgt alle zehn Nanosekunden. Die NMOS-Logik verbraucht immer dann Strom, wenn der Transistor eingeschaltet ist, da ein Strompfad von V vorhanden istdd zu V.ss über den Lastwiderstand und das n-Typ-Netzwerk.

Statische CMOS-Gatter sind sehr energieeffizient, da sie im Leerlauf nahezu null Leistung verbrauchen. Früher war der Stromverbrauch von CMOS-Geräten beim Entwurf von Chips nicht das Hauptanliegen. Faktoren wie Geschwindigkeit und Fläche dominierten die Designparameter. Da die CMOS-Technologie unter das Submikron-Niveau gesunken ist, ist der Stromverbrauch pro Flächeneinheit des Chips enorm gestiegen.

Eine weitgehende Klassifizierung der Verlustleistung in CMOS-Schaltungen erfolgt aufgrund von zwei Komponenten, statisch und dynamisch:

Statische Dissipation[edit]

Sowohl NMOS- als auch PMOS-Transistoren haben eine Gate-Source-Schwellenspannung, unterhalb derer der Strom (genannt) liegt Unterschwelle Strom) durch das Gerät fällt exponentiell ab. In der Vergangenheit arbeiteten CMOS-Konstruktionen bei Versorgungsspannungen, die viel größer als ihre Schwellenspannungen (V) warendd könnte 5 V gewesen sein und V.th für NMOS und PMOS könnten 700 mV gewesen sein). Ein spezieller Typ des in einigen CMOS-Schaltungen verwendeten Transistors ist der native Transistor mit einer Schwellenspannung nahe Null.

SiO2 ist ein guter Isolator, aber bei sehr geringen Dicken können Elektronen über die sehr dünne Isolation tunneln; Die Wahrscheinlichkeit fällt exponentiell mit der Oxiddicke ab. Der Tunnelstrom wird für Transistoren unter 130 nm mit Gateoxiden von 20 Å oder dünner sehr wichtig.

Kleine umgekehrte Leckströme werden aufgrund der Bildung einer umgekehrten Vorspannung zwischen Diffusionsbereichen und Vertiefungen (z. B. Diffusion vom p-Typ gegenüber n-Vertiefung), Vertiefungen und Substrat (z. B. n-Vertiefung gegenüber p-Substrat) gebildet. In modernen Prozessen ist die Diodenleckage im Vergleich zu Unterschwellen- und Tunnelströmen sehr gering, so dass diese bei Leistungsberechnungen vernachlässigt werden können.

Wenn die Verhältnisse nicht übereinstimmen, kann es zu unterschiedlichen Strömen von PMOS und NMOS kommen. Dies kann zu einem Ungleichgewicht führen, und daher führt ein falscher Strom dazu, dass sich das CMOS unnötig erwärmt und Strom verbraucht. Darüber hinaus haben neuere Studien gezeigt, dass die Leckleistung aufgrund von Alterungseffekten abnimmt, um zu verhindern, dass Geräte langsamer werden. [42]

Dynamische Dissipation[edit]

Laden und Entladen von Lastkapazitäten[edit]

CMOS-Schaltungen verbrauchen Energie, indem sie die verschiedenen Lastkapazitäten (meistens Gate- und Drahtkapazität, aber auch Drain- und einige Source-Kapazitäten) laden, wenn sie geschaltet werden. In einem vollständigen Zyklus der CMOS-Logik fließt Strom von V.DD auf die Lastkapazität, um es zu laden, und fließt dann aus der geladenen Lastkapazität (C.L.) während der Entladung erden. Daher ist in einem vollständigen Lade- / Entladezyklus insgesamt Q = C.L.V.DD wird somit von V übertragenDD grundieren. Multiplizieren Sie mit der Schaltfrequenz der Lastkapazitäten, um den verwendeten Strom zu erhalten, und multiplizieren Sie erneut mit der Durchschnittsspannung, um die charakteristische Schaltleistung zu erhalten, die von einem CMOS-Gerät abgeführt wird:

P.=0,5C.V.2f{ displaystyle P = 0.5CV ^ {2} f}

.

Da die meisten Gates nicht bei jedem Taktzyklus arbeiten / schalten, werden sie häufig von einem Faktor begleitet

α{ displaystyle alpha}

, genannt Aktivitätsfaktor. Nun kann die dynamische Verlustleistung wie folgt umgeschrieben werden

P.=αC.V.2f{ displaystyle P = alpha CV ^ {2} f}

.

Eine Uhr in einem System hat einen Aktivitätsfaktor α = 1, da sie bei jedem Zyklus steigt und fällt. Die meisten Daten haben einen Aktivitätsfaktor von 0,1.[43] Wenn die korrekte Lastkapazität an einem Knoten zusammen mit seinem Aktivitätsfaktor geschätzt wird, kann die dynamische Verlustleistung an diesem Knoten effektiv berechnet werden.

Da es sowohl für pMOS als auch für nMOS eine endliche Anstiegs- / Abfallzeit gibt, beispielsweise während des Übergangs von Aus nach Ein, sind beide Transistoren für einen kurzen Zeitraum eingeschaltet, in dem der Strom einen Weg direkt von V findetDD gegen Masse, wodurch ein Kurzschlussstrom erzeugt wird. Die Kurzschlussverlustleistung nimmt mit der Anstiegs- und Abfallzeit der Transistoren zu.

Eine zusätzliche Form des Stromverbrauchs wurde in den 1990er Jahren bedeutend, als die Drähte auf dem Chip schmaler und die langen Drähte widerstandsfähiger wurden. CMOS-Gatter am Ende dieser Widerstandsdrähte sehen langsame Eingangsübergänge. Während der Mitte dieser Übergänge sind sowohl das NMOS- als auch das PMOS-Logiknetzwerk teilweise leitend und der Strom fließt direkt von V.DD zu V.SS. Die so verwendete Leistung heißt Brecheisen Leistung. Ein sorgfältiges Design, das schwach angetriebene lange dünne Drähte vermeidet, verbessert diesen Effekt, aber die Brechstangenleistung kann ein wesentlicher Bestandteil der dynamischen CMOS-Leistung sein.

Um das Design zu beschleunigen, haben die Hersteller auf Konstruktionen mit niedrigeren Spannungsschwellen umgestellt, aus diesem Grund jedoch auf einen modernen NMOS-Transistor mit einem V.th von 200 mV hat einen signifikanten Unterschwellen-Leckstrom. Designs (z. B. Desktop-Prozessoren), die eine große Anzahl von Schaltkreisen enthalten, die nicht aktiv schalten, verbrauchen aufgrund dieses Leckstroms immer noch Strom. Die Leckleistung ist ein wesentlicher Teil der von solchen Konstruktionen verbrauchten Gesamtleistung. CMOS (Multi-Threshold CMOS), das jetzt in Gießereien erhältlich ist, ist ein Ansatz zur Verwaltung der Leckleistung. Mit MTCMOS hoch V.th Transistoren werden verwendet, wenn die Schaltgeschwindigkeit nicht kritisch ist, während niedrige V.th Transistoren werden in geschwindigkeitsabhängigen Pfaden verwendet. Weitere technologische Fortschritte, bei denen noch dünnere Gate-Dielektrika verwendet werden, weisen aufgrund des Stromtunnelns durch das extrem dünne Gate-Dielektrikum eine zusätzliche Leckagekomponente auf. Die Verwendung von Dielektrika mit hohem κ anstelle von Siliziumdioxid, das das herkömmliche Gate-Dielektrikum ist, ermöglicht eine ähnliche Geräteleistung, jedoch mit einem dickeren Gate-Isolator, wodurch dieser Strom vermieden wird. Die Reduzierung der Leckleistung unter Verwendung neuer Material- und Systemdesigns ist entscheidend für die Aufrechterhaltung der Skalierung des CMOS.[44]

Eingangsschutz[edit]

Parasitäre Transistoren, die der CMOS-Struktur inhärent sind, können durch Eingangssignale außerhalb des normalen Betriebsbereichs, z. B. elektrostatische Entladungen oder Linienreflexionen, eingeschaltet werden. Die resultierende Verriegelung kann das CMOS-Gerät beschädigen oder zerstören. Clamp-Dioden sind in CMOS-Schaltungen enthalten, um diese Signale zu verarbeiten. In den Datenblättern der Hersteller ist der maximal zulässige Strom angegeben, der durch die Dioden fließen darf.

Analoges CMOS[edit]

Neben digitalen Anwendungen wird die CMOS-Technologie auch in analogen Anwendungen eingesetzt. Beispielsweise sind auf dem Markt CMOS-Operationsverstärker-ICs erhältlich. Übertragungsgatter können als analoge Multiplexer anstelle von Signalrelais verwendet werden. Die CMOS-Technologie wird auch häufig für HF-Schaltungen bis hin zu Mikrowellenfrequenzen in Mixed-Signal-Anwendungen (analog + digital) verwendet.[citation needed]

RF CMOS[edit]

HF-CMOS bezieht sich auf HF-Schaltungen (Hochfrequenzschaltungen), die auf der CMOS-Technologie für integrierte Schaltkreissignale basieren. Sie sind in der drahtlosen Telekommunikationstechnologie weit verbreitet. RF CMOS wurde von Asad Abidi während seiner Arbeit an der UCLA Ende der 1980er Jahre entwickelt. Dies veränderte die Art und Weise, in der HF-Schaltungen entworfen wurden, und führte dazu, dass diskrete Bipolartransistoren durch integrierte CMOS-Schaltungen in Funk-Transceivern ersetzt wurden.[45] Es ermöglichte hochentwickelte, kostengünstige und tragbare Endbenutzerterminals und führte zu kleinen, kostengünstigen, stromsparenden und tragbaren Einheiten für eine breite Palette von drahtlosen Kommunikationssystemen. Dies ermöglichte die Kommunikation “jederzeit und überall” und trug zur drahtlosen Revolution bei, die zu einem schnellen Wachstum der drahtlosen Industrie führte.[46]

Die Basisbandprozessoren[47][48] und Funk-Transceiver in allen modernen drahtlosen Netzwerkgeräten und Mobiltelefonen werden unter Verwendung von RF-CMOS-Geräten in Massenproduktion hergestellt.[45] HF-CMOS-Schaltungen werden häufig zum Senden und Empfangen von Funksignalen in einer Vielzahl von Anwendungen verwendet, z. B. Satellitentechnologie (wie GPS), Bluetooth, Wi-Fi, Nahfeldkommunikation (NFC), Mobilfunknetze (wie 3G und) 4G), terrestrische Rundfunk- und Automobilradaranwendungen, unter anderem.[49]

Beispiele für kommerzielle RF-CMOS-Chips sind das DECT-Schnurlostelefon von Intel und 802.11-Chips (Wi-Fi), die von Atheros und anderen Unternehmen entwickelt wurden.[50] Kommerzielle RF-CMOS-Produkte werden auch für Bluetooth- und WLAN-Netzwerke verwendet.[51] RF-CMOS wird auch in Funk-Transceivern für drahtlose Standards wie GSM, Wi-Fi und Bluetooth, Transceivern für mobile Netzwerke wie 3G und Remote-Einheiten in drahtlosen Sensornetzwerken (WSN) verwendet.[52]

Die RF-CMOS-Technologie ist für die moderne drahtlose Kommunikation von entscheidender Bedeutung, einschließlich drahtloser Netzwerke und mobiler Kommunikationsgeräte. Eines der Unternehmen, das die RF-CMOS-Technologie kommerzialisierte, war Infineon. Seine Bulk-CMOS-HF-Schalter verkaufen sich über 1 Milliarden Einheiten pro Jahr und erreicht eine kumulative 5 Milliarden Einheiten, ab 2018.[53]

Temperaturbereich[edit]

Herkömmliche CMOS-Geräte arbeiten in einem Bereich von –55 ° C bis +125 ° C.

Bereits im August 2008 gab es theoretische Hinweise darauf, dass Silizium-CMOS bis zu –233 ° C (40 K) arbeiten wird.[54] Funktionstemperaturen nahe 40 K wurden seitdem mit übertakteten AMD Phenom II-Prozessoren mit einer Kombination aus flüssigem Stickstoff und flüssiger Heliumkühlung erreicht.[55]

Einzelelektronen-MOS-Transistoren[edit]

Ultrakleine (L = 20 nm, W = 20 nm) MOSFETs erreichen die Einzelelektronengrenze, wenn sie bei kryogener Temperatur über einen Bereich von –269 ° C (4 K) bis etwa –258 ° C (15 K) betrieben werden. Der Transistor zeigt eine Coulomb-Blockade aufgrund der fortschreitenden Aufladung der Elektronen nacheinander. Die Anzahl der im Kanal eingeschlossenen Elektronen wird von der Gatespannung ausgehend von einer Besetzung mit null Elektronen angetrieben und kann auf eins oder mehrere eingestellt werden.[56]

Siehe auch[edit]

Verweise[edit]

  1. ^ “Was ist CMOS-Speicher?”. Böser Sago. Archiviert vom Original am 26. September 2014. Abgerufen 3. März 2013.
  2. ^ Voinigescu, Sorin (2013). Integrierte Hochfrequenzschaltungen. Cambridge University Press. p. 164. ISBN 9780521873024.
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Weiterführende Literatur[edit]

Externe Links[edit]


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