サブスレッショルド効果-Wikipedia

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より低いしきい値効果 （ 英語 亜領域効果 ）しきい値電圧の下に反転チャネルがなくても、MOSフィールド効果トランジスタ（MOSFET）での観測について説明します の th 小さな排水電流が流れる可能性があります。 [初め] この電流もそうです サブワベルブランク （ 英語 サブ閾値漏れ電流 ）これは、これが運河方向の望ましくない電流の流れであることを示しており、統合された回路のエネルギー消費の増加につながることを示しています（一般的に漏れ電流も参照）。

平面技術におけるラテラルNチャネルMOSFETの概略構造
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通常のMOSトランジスタ（図を参照）は、基本的に2つの電極で構成されており、半導体に接触します（ ドレイン と ソース ）および追加の電気断熱制御電極（ ゲート ）。緊張がない場合、トランジスタは熱力学バランスにあり、負荷キャリアは本質的に拡散のみが原因です。拡散は、高レベルの弱い濃度からの粒子が流れる物理的補償プロセスですが、個々の粒子も進むことができます。粒子輸送のもう1つの原因は、熱排出です。 [2] セルフロックnチャネルMOSFETに基づいて、理想的には、ゲートソースの電圧である限り、ドレインとソースの間に電気が流れません

の gs{displaystyle u_ {mathrm {gs}}}

しきい値電圧よりも少ないです

の th{displaystyle u_ {mathrm {th}}}

。ゲートソースの電圧が増加した場合（適用されます

の gs< の th{displaystyle u_ {mathrm {gs}}

）反転、したがって導電性チャネルの形成が発生するまで、ゲートアイソレータと半導体の界面（ドレインとソースの間）の界面にますます多くの電子が集まります。

デジタル回路には、電圧レベル（= 0 V）およびVDD（動作電圧）を介して表される2つの論理信号0 ‘と「1」のみがあります。したがって、理想的なデジタル回路には、MOSトランジスタの条件が2つしか存在しません。

  1. MOSトランジスタはブロックされています。 h。、存在します いいえ 排水と源の間の運河、したがって いいえ 排水とソースの間の電気の流れが可能です
  2. MOSトランジスタがリードしています。つまり、ドレインとソースの間にチャネルがあり、したがって、ドレインとソースの間に電流の流れも可能です。

アナログMOS回路の弱い反転の領域 [ 編集 | ソーステキストを編集します ]

アナログ回路では、ゲートソースの電圧が容易になります

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の gs{displaystyle u_ {mathrm {gs}}}

また、GNDとVDDの間で値を取得します。フラットバンド電圧間のゲートソース電圧がある電圧領域 [3] およびしきい値電圧は、サブスレッジホールド領域（亜領域領域、英語もあります。 亜領域領域 ） 専用。この領域には、排水とソースの間の領域があります。 弱い反転 （Engl。 弱い反転 ）そして、少数の無料負荷キャリアがあります。サブスレッジャー領域では、電荷キャリアは、ソースドレン張力によって引き起こされるドリフトの動きの代わりに、主に拡散を通じて移動します。アナログ回路では、このソースドレイン電流は主観的電流（英語）としても使用されます。 サブ閾値電流 、 また 弱い反転電流 ） 専用。これは、デジタルサーキットとは対照的に、通常望ましいことを示しています。この領域では、ソースドレイン電流は、均一なドープ基準を持つ双極トランジスタのコレクター電流としてほぼ計算することもできます。既存の層構造（ソース、基質、排水）は、NPN双極トランジスタのように見えます。排水電流間の指数接続が得られます

私 d {displaystyle i_ {d}}

ゲートソース電圧（しきい値電圧の下）：

このため、MOSFETのサブスレッショルド範囲は、低電圧または低性能で動作するアナログ回路にとって重要な場合があります。

近年、この技術はデジタルサーキットにもますます使用されています。ここでの目標は、非常に低い消費電力（センサーネットワークの無線ノードなど）または非常に小さい場合があるため、非常に小さいための高性能のいずれかです。ここでの設計の主な課題は、製造の変動の強い影響と、入力シグナルと負荷容量のセル遅延時間とパフォーマンス記録に対する強い非線形依存関係です。

MOSフィールド効果トランジスタの特徴的なサイズは、ゲートの長さです。 0.25 µmを超えるゲートの長さを持つMOSテクノロジーで実現されたデジタル回路には、その後の漏れ電流がほとんどないことが重要です。 [4] ゲートの長さが低い場合、サブスラスト漏れ電流が指数関数的に増加します。この不要な電流流は、統合された回路のエネルギー消費の増加につながります。研究は、現在および将来のプロセッサでは、漏れ電流が総エネルギー消費の半分までを引き起こすと予測しています。 [5] [6]

動作電圧も、MOSトランジスタの構造サイズが減少すると低下します。これは、統合回路のエネルギー消費に対する動作電圧の大きな影響に基づいています [7] 。ただし、これにより、MOSトランジスタのスイッチング速度が低下し、統合回路の性能が低下します。 [4] この傾向に対抗するために、しきい値電圧も

の th{displaystyle u_ {mathrm {th}}}

削減。ただし、これは、MOSトランジスタをデジタル信号（NMOSトランジスタ）またはVDD（PMOSトランジスタ）の助けを借りて完全にブロックできなくなることを意味します。この場合、排水とソースの間の領域はこの場合です 弱い反転 そして、電界を作成することにより（つまり、ドレインソース電圧

の ds{displaystyle u_ {mathrm {ds}}}

0 vより大きい）排水と源の間に拡散電流があります。さらに、熱放射の影響も増加します。これらの効果に起因する現在の流れは、サブスレッショナル漏れ電流としてのデジタル回路です。 サブ閾値漏れ電流 ））

私 sub{displaystyle i_ {mathrm {sub}}}

専用。

しきい値電圧

の th{displaystyle u_ {mathrm {th}}}

。これが低いほど、弱い反転層内の遊離負荷キャリアの数が大きくなります。これにより、通路で事前にテンセンスされたダイオードの電流の流れに匹敵する拡散電流が指数関数的に増加します。したがって、切断領域の通常の方程式を使用したドレン電流の計算は、もはや正しくありません。

私 s の b {displaystyle i_ {sub}}

で決定できます：

と

温度電圧

フォーミュラサインの意味：

有効なゲート長

l eff{displaystyle l_ {mathrm {eff}}}

有効なゲート幅と同様に

の eff{displaystyle w_ {mathrm {eff}}}

トランジスタの物理的寸法よりも少ない。削減は、ゲートの長さのMOSテクノロジーでは、いわゆる短いチャネル効果に基づいています

l {displaystyle l}

0.25 µm未満で発生します。

ソリッドドレン、ソース、バルク応力のドレイン電流ゲート電圧特性は、対数線形挙動にほぼ対応します。急勾配、すなわち、対数排出電流スケーリングのストレートの登山はそれです subjacore （Engl。 サブ履歴勾配 ）。

したがって、その後の刺激は、低い投球ストローク（英語）の相互的なものです。 サブスレッジスイング 、 s s-th ）、これは次のように計算されます。 [8]

貧困ゾーンの容量を備えています

c d {displaystyle c_ {d}}

、酸化ゲート容量

c o バツ {displaystyle c_ {ox}}

そして熱電圧

kTQ {displaystyle {kt over q}}

。

従来のトランジスタの小さな低いしきい値は、条件の下にある可能性があります

Cd→ 0 {displaystyle textStyle {c_ {d}} rightArrow 0}

およびまたは

Cox→ ∞ {displaystyle textStyle {c_ {ox}} rightarrow infty}

見つかった。結果です

s s – t h 、 分 = ln ⁡ （ 十 ）） kTQ {displaystyle s_ {s-th、min} = ln（10）{kt over q}}}

（熱型とも呼ばれます）。室温で10年あたり約60ミリボルトに相当します（ゲート電圧変化は10倍）。
室温でのモーセットの減少の微妙な変化の典型的な値は、10年あたり約70ミリボルトです。つまり、短いチャネル効果のために少し少ないです。 [9]

大規模なサブジュガートステアを持つコンポーネントは、状態（低電流）と1つの状態（高電流）の間の遷移がより速くなります。

  • S.M.六： 半導体デバイス。 第2版​​。 Wiley＆Sons、2002、ISBN 0-471-33372-7。
  • T. A. fjeldly、M。Shur： しきい値電圧モデリングと、短いチャネルMOSFETの操作のサブスレッショルドレジーム。 の： 電子デバイスでのIEEEトランザクション。 いいえ。 40、1993、pp。137–145。
  1. ↑ Ulrich Tietze、Christoph Schenk、Eberhard Gamm： 半導体回路技術 。 11.、完全に新しい。と広告。版。 Springer、Berlin/ Heidelberg 1999、ISBN 3-540-64192-0、 S. 223 。
  2. ↑ B. van Zeghbroeck： 3.4.2熱放出。 の： 半導体デバイスの原理。 2004年、 2020年7月4日にアクセス （英語）。
  3. ↑ B. van Zeghbroeck： 3.2.2フラットバンド図と組み込みのポテンシャル。 の： 半導体デバイスの原理。 2004年、 2020年7月4日にアクセス （英語）。
  4. ↑ a b N.ウェスト、D。ハリス： CMOS VLSI設計 – 回路とシステムの観点。 3.エディション。 Addison-Wesley、2005、ISBN 0-321-14901-7。
  5. ↑ Y. S.ボルカー： Gigascale統合のためのVLSI設計上の課題。 の： VLSIデザインに関する第18回会議 、コルカタ、インド、2005年
  6. ↑ ITRS – Semiconductors 2006アップデートのための国際テクノロジーロードマップ。 テクニカルレポート、2006年。
  7. ↑ Dimitrios Soudris、Christian Piguet、Costas Goutis（編）： 低電力用のCMOSサーキットの設計 。 Springer、Berlin 2002、ISBN 1-4020-7234-1。
  8. ↑ サイモン・M・ゼ、クォック・K・NG： 半導体デバイスの物理学 。 3.エディション。ジョン・ワイリー＆サンズ、ホーボーケンNJ 2006、ISBN 0-471-14323-5、 S. 315 。 。
  9. ↑ C.認証u。 a。： 完全に枯渇したTRI-GATEトランジスタ、自己整合接点、高密度MIMコンデンサを備えた22nmの高性能および低電力CMOSテクノロジー 。の： VLSIテクノロジーに関する2012シンポジウム（VLSIT） 。 2012、ISBN 978-1-4673-0847-2、 S. 131–132 、doi： 10.1109/vlsit.2012.6242496 。
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