Durch Silizium über – Wikipedia

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Metallbeschichtete Löcher zum vertikalen und elektrischen Verbinden mehrerer übereinander liegender Matrizen

In der Elektrotechnik u.a Durch-Silizium-Via (TSV) oder Durch-Chip über ist eine vertikale elektrische Verbindung (Via), die vollständig durch einen Siliziumwafer oder -chip verläuft. TSVs sind Hochleistungsverbindungstechniken, die als Alternative zu Drahtbond- und Flip-Chips verwendet werden, um 3D-Gehäuse und integrierte 3D-Schaltungen zu erstellen. Im Vergleich zu Alternativen wie Package-on-Package ist die Interconnect- und Device-Dichte wesentlich höher und die Länge der Verbindungen kürzer.

Einstufung[edit]

Visualisierung von Via-First-, Via-Middle- und Via-Last-TSVs

Abhängig vom Herstellungsprozess gibt es drei verschiedene Arten von TSVs: Via-First-TSVs werden hergestellt, bevor die einzelnen Bauelemente (Transistoren, Kondensatoren, Widerstände usw.) strukturiert werden (Front End of Line, FEOL), über-mittlere TSVs werden hergestellt, nachdem die einzelnen Bauelemente gemustert wurden, aber vor den Metallschichten (Back-End-of-Line, BEOL) und über die letzten TSVs werden nach (oder während) des BEOL-Prozesses hergestellt.[1][2] Via-Middle-TSVs sind derzeit eine beliebte Option für fortschrittliche 3D-ICs sowie für Interposer-Stacks.[2][3]

TSVs bis zum Front-End-of-Line (FEOL) müssen während der EDA- und Herstellungsphase sorgfältig berücksichtigt werden. Dies liegt daran, dass TSVs thermomechanische Spannungen in der FEOL-Schicht induzieren und dadurch das Transistorverhalten beeinflussen.[4]

Anwendungen[edit]

Bildsensoren[edit]

CMOS-Bildsensoren (CIS) gehörten zu den ersten Anwendungen, bei denen TSV(s) in der Serienfertigung eingesetzt wurden. In ersten CIS-Anwendungen wurden TSVs auf der Rückseite des Bildsensorwafers gebildet, um Verbindungen zu bilden, Drahtbonds zu eliminieren und einen reduzierten Formfaktor und Verbindungen mit höherer Dichte zu ermöglichen. Chip-Stacking kam erst mit dem Aufkommen von Backside-Illuminated (BSI) CIS zustande und beinhaltete die Umkehrung der Reihenfolge von Linse, Schaltung und Fotodiode von der herkömmlichen Vorderseitenbeleuchtung, so dass das durch die Linse kommende Licht zuerst auf die Fotodiode und dann auf die Schaltung. Dies wurde erreicht, indem der Photodiodenwafer umgedreht, die Rückseite dünner gemacht und dann unter Verwendung einer direkten Oxidbindung mit TSVs als Verbindungen um den Umfang auf die Ausleseschicht gebondet wurde.[5]

3D-Pakete[edit]

Ein 3D-Gehäuse (System in Package, Chip Stack MCM usw.) enthält zwei oder mehr Chips (integrierte Schaltkreise), die vertikal gestapelt sind, sodass sie weniger Platz beanspruchen und/oder eine größere Konnektivität aufweisen. Ein alternativer Typ von 3D-Gehäuse ist in der Silicon Carrier Packaging Technology von IBM zu finden, bei der ICs nicht gestapelt werden, sondern ein Trägersubstrat mit TSVs verwendet wird, um mehrere ICs in einem Gehäuse miteinander zu verbinden. In den meisten 3D-Gehäusen sind die gestapelten Chips entlang ihrer Kanten miteinander verdrahtet; Diese Randverdrahtung erhöht die Länge und Breite des Gehäuses geringfügig und erfordert normalerweise eine zusätzliche „Interposer“-Schicht zwischen den Chips. In einigen neuen 3D-Gehäusen ersetzen TSVs die Kantenverdrahtung, indem sie vertikale Verbindungen durch den Körper der Chips herstellen. Das resultierende Paket hat keine zusätzliche Länge oder Breite. Da kein Interposer erforderlich ist, kann ein TSV-3D-Paket auch flacher sein als ein randverdrahtetes 3D-Paket. Diese TSV-Technik wird manchmal auch als TSS (Through-Silicon Stacking oder Thru-Silicon Stacking) bezeichnet.

Integrierte 3D-Schaltungen[edit]

Ein integrierter 3D-Schaltkreis (3D-IC) ist ein einzelner integrierter Schaltkreis, der durch Stapeln von Siliziumwafern und/oder Chips aufgebaut und vertikal miteinander verbunden wird, so dass sie sich wie ein einzelnes Gerät verhalten. Durch die Verwendung der TSV-Technologie können 3D-ICs eine große Menge an Funktionalität auf einen kleinen „Fußabdruck“ packen. Die verschiedenen Bauelemente im Stapel können heterogen sein, z. B. die Kombination von CMOS-Logik, DRAM und III-V-Materialien in einem einzigen IC. Darüber hinaus können kritische elektrische Pfade durch das Gerät drastisch verkürzt werden, was zu einem schnelleren Betrieb führt. Der Wide I/O 3D DRAM Speicherstandard (JEDEC JESD229) beinhaltet TSV im Design.[6]

Geschichte[edit]

Die Ursprünge des TSV-Konzepts gehen auf William Shockleys Patent “Semiconductive Wafer and Method of Making the Same” zurück, das 1958 eingereicht und 1962 erteilt wurde.[7][8] die von den IBM-Forschern Merlin Smith und Emanuel Stern mit ihrem 1964 eingereichten und 1967 erteilten Patent “Methods of Making Thru-Connections in Semiconductor Wafers” weiterentwickelt wurde,[9][10] letzteres beschreibt ein Verfahren zum Ätzen eines Lochs durch Silizium.[11] TSV wurde ursprünglich nicht für die 3D-Integration entwickelt, aber die ersten auf TSV basierenden 3D-Chips wurden später in den 1980er Jahren erfunden.[12]

Die ersten gestapelten Chips mit dreidimensionaler integrierter Schaltung (3D-IC), die mit einem TSV-Prozess hergestellt wurden, wurden in den 1980er Jahren in Japan erfunden. Hitachi meldete 1983 ein japanisches Patent an, gefolgt von Fujitsu 1984. 1986 meldete Fujitsu ein japanisches Patent an, das eine gestapelte Chipstruktur unter Verwendung von TSV beschreibt.[13] 1989 leistete Mitsumasa Koyonagi von der Tohoku University Pionierarbeit bei der Technik des Wafer-to-Wafer-Bondings mit TSV, mit der er 1989 einen 3D-LSI-Chip herstellte.[13][14][15] Im Jahr 1999 begann die Association of Super-Advanced Electronics Technologies (ASET) in Japan mit der Finanzierung der Entwicklung von 3D-IC-Chips unter Verwendung der TSV-Technologie, genannt das Projekt “R&D on High Density Electronic System Integration Technology”.[13][16] Die Koyanagi Group an der Tohoku University nutzte die TSV-Technologie zur Herstellung eines dreischichtigen gestapelten Bildsensorchips im Jahr 1999, eines dreischichtigen Speicherchips im Jahr 2000, eines dreischichtigen künstlichen Netzhautchips im Jahr 2001, eines dreischichtigen Mikroprozessors im Jahr 2002 und, ein zehnschichtiger Speicherchip im Jahr 2005.[14]

Das Inter-Chip Via (ICV)-Verfahren wurde 1997 von einem Fraunhofer-Siemens-Forschungsteam mit Peter Ramm, D. Bollmann, R. Braun, R. Buchner, U. Cao-Minh, Manfred Engelhardt und Armin Klumpp entwickelt.[17] Es war eine Variation des TSV-Verfahrens und wurde später als SLID-Technologie (Solid Liquid Inter-Diffusion) bezeichnet.[18]

Der Begriff „Through-Silicon Via“ (TSV) wurde von den Tru-Si Technologies-Forschern Sergey Savastiouk, O. Siniaguine und E. Korczynski geprägt, die im Jahr 2000 eine TSV-Methode für eine 3D-Wafer-Level-Packaging-Lösung (WLP) vorschlugen.[19] Savastiouk wurde später Mitbegründer und CEO von ALLVIA Inc. Von Anfang an war seine Vision des Geschäftsplans, eine durchgehende Siliziumverbindung zu schaffen, da diese gegenüber Drahtbonds signifikante Leistungsverbesserungen bieten würde. Savastiouk veröffentlichte zwei Artikel zu diesem Thema in Solid State Technology, zunächst im Januar 2000 und erneut im Jahr 2010. Der erste Artikel „Moore’s Law – The Z Dimension“ wurde im Januar 2000 in der Zeitschrift Solid State Technology veröffentlicht.[20] Dieser Artikel skizzierte die Roadmap der TSV-Entwicklung als Übergang vom 2D-Chip-Stacking zum Wafer-Level-Stacking in der Zukunft. In einem der Abschnitte mit dem Titel Through Silicon Vias schrieb Dr. Sergey Savastiouk: „Investitionen in Technologien, die sowohl eine vertikale Miniaturisierung auf Waferebene (Wafer Thinning) als auch eine Vorbereitung für die vertikale Integration (durch Siliziumvias) ermöglichen, sind sinnvoll.“ Er fuhr fort: „Durch die Beseitigung der willkürlichen konzeptionellen Barriere in 2D, die mit dem Mooreschen Gesetz verbunden ist, können wir eine neue Dimension in Bezug auf Design, Test und Herstellung von IC-Gehäusen eröffnen. Wenn wir es am dringendsten brauchen – für tragbare Computer, Speicherkarten, Smartcards, Mobiltelefone und andere Anwendungen – können wir dem Mooreschen Gesetz bis in die Z-Dimension folgen.“ Dies war das erste Mal, dass der Begriff “Through-Silicon Via” in einer technischen Veröffentlichung verwendet wurde.

CMOS-Bildsensoren, die TSV verwenden, wurden von 2007 bis 2008 von Unternehmen wie Toshiba, Aptina und STMicroelectronics kommerzialisiert, wobei Toshiba ihre Technologie “Through Chip Via” (TCV) nannte. 3D-Stacked Random Access Memory (RAM) wurde von Elpida Memory kommerzialisiert, das die ersten 8 . entwickelt hat GB DRAM-Chip (gestapelt mit vier DDR3-SDRAM-Chips) im September 2009 und veröffentlichte ihn im Juni 2011. TSMC kündigte im Januar 2010 Pläne für die 3D-IC-Produktion mit TSV-Technologie an.[21] Im Jahr 2011 führte SK Hynix 16 . ein GB DDR3-SDRAM (40 nm-Klasse) mit TSV-Technologie,[22]Samsung Electronics stellte 3D-gestapelte 32 . vor GB DDR3 (30 nm-Klasse) basierend auf TSV im September, und dann kündigten Samsung und Micron Technology im Oktober die TSV-basierte Hybrid Memory Cube (HMC)-Technologie an.[21]SK Hynix stellte 2013 den ersten High Bandwidth Memory (HBM) Chip auf Basis der TSV-Technologie her.[22]

Verweise[edit]

  1. ^ 2009 Internationale Technologie-Roadmap für Halbleiter (ITRS). S. 4–5.
  2. ^ ein b Knechtel, Johann; Sinanoglu, Özgur; Elfadel, Ibrahim (Abe) M.; Lienig, Jens; Sze, Cliff CN (2017). “Große 3D-Chips: Herausforderungen und Lösungen für Designautomatisierung, Testen und vertrauenswürdige Integration”. IPSJ-Transaktionen zur System-LSI-Designmethodik. 10: 45–62. mach:10.2197/ipsjtsldm.10.45.
  3. ^ Beyne, Eric (Juni 2016). “Die 3-D-Verbindungstechnologielandschaft”. IEEE-Design und -Test. 33 (3): 8–20. mach:10.1109/mdat.2016.2544837. S2CID 29564868.
  4. ^ Lim, Sung Kyu (2013). Design für leistungsstarke, stromsparende und zuverlässige integrierte 3D-Schaltungen Circuit. mach:10.1007/978-1-4419-9542-1. ISBN 978-1-4419-9541-4.
  5. ^ F. von Trapp, Die Zukunft der Bildsensoren heißt Chip Stacking http://www.3dincites.com/2014/09/future-image-sensors-chip-stacking
  6. ^ Desjardins, E. “JEDEC veröffentlicht bahnbrechenden Standard für Wide I/O Mobile DRAM”. JEDEC. JEDEC. Abgerufen 1. Dezember 2014.
  7. ^ JH Lau, Wer hat das Through Silicon Via (TSV) erfunden und wann? 3D InCites, 2010
  8. ^ US-Patent 3,044,909
  9. ^ Kada, Morihiro (2015). „Forschungs- und Entwicklungsgeschichte der dreidimensionalen Integrationstechnologie“. Dreidimensionale Integration von Halbleitern. S. 1–23. mach:10.1007/978-3-319-18675-7_1. ISBN 978-3-319-18674-0.
  10. ^ US-Patent 3.343.256
  11. ^ Pavlidis, Vasilis F.; Savidis, Ioannis; Friedman, Eby G. (2017). Dreidimensionales integriertes Schaltungsdesign. Neun. s. 68. ISBN 978-0-12-410484-6.
  12. ^ Lau, John H. (2010). Zuverlässigkeit von RoHS-konformen 2D- und 3D-IC-Verbindungen. McGraw Hill-Profi. s. 1. ISBN 978-0-07-175380-7. TSV ist das Herzstück der 3D-IC/Si-Integration und eine mehr als 26 Jahre alte Technologie. Sogar der TSV (für elektrische Durchführung) wurde 1962 von William Shockley erfunden (das Patent wurde am 23. Oktober 1958 eingereicht), aber er war ursprünglich nicht für die 3D-Integration ausgelegt.
  13. ^ ein b c Kada, Morihiro (2015). “Forschungs- und Entwicklungsgeschichte der dreidimensionalen Integrationstechnologie” (PDF). Dreidimensionale Integration von Halbleitern: Verarbeitung, Materialien und Anwendungen. Springer. S. 8–9. ISBN 978-3-319-18675-7.
  14. ^ ein b Fukushima, T.; Tanaka, T.; Koyanagi, Mitsumasa (2007). “Thermische Probleme von 3D-ICs” (PDF). SEMATECH. Tohoku-Universität. Archiviert von das Original (PDF) am 16. Mai 2017. Abgerufen 16. Mai 2017.
  15. ^ Tanaka, Tetsu; Lee, Kang Wook; Fukushima, Takafumi; Koyanagi, Mitsumasa (2011). „3D-Integrationstechnologie und heterogene Integration“. Semantischer Gelehrter. S2CID 62780117.
  16. ^ Takahashi, Kenji; Tanida, Kazumasa (2011). “Vertikale Verbindung von ASET”. Handbuch der 3D-Integration, Band 1: Technologie und Anwendungen von 3D-integrierten Schaltungen. John Wiley & Söhne. s. 339. ISBN 978-3-527-62306-8.
  17. ^ Ramm, P.; Bollmann, D.; Braun, R.; Büchner, R.; Cao-Minh, U.; et al. (November 1997). „Dreidimensionale Metallisierung für vertikal integrierte Schaltkreise“. Mikroelektronik. 37–38: 39–47. mach:10.1016/S0167-9317(97)00092-0. S2CID 22232571.
  18. ^ Macchiolo, A.; Andricek, L.; Moser, HG; Nisius, R.; Richter, RH; Weigell, P. (1. Januar 2012). “SLID-ICV Vertikale Integrationstechnologie für die ATLAS-Pixel-Upgrades”. Physik-Prozeduren. 37: 1009–1015. arXiv:1202.6497. Bibcode:2012PhPro..37.1009M. mach:10.1016/j.phpro.2012.02.444. S2CID 91179768.
  19. ^ Savastionk, S.; Siniaguine, O.; Korczynski, E. (2000). “Thru-Silicon Vias für 3D WLP”. Proceedings International Symposium on Advanced Packaging Materials Processes, Properties and Interfaces (Kat.-Nr.00TH8507). S. 206–207. mach:10.1109/ISAPM.2000.869271. ISBN 0-930815-59-9. S2CID 110397071.
  20. ^ Savastiouk, Sergey (Januar 2000). “Mooresches Gesetz in der Z-Richtung”. Halbleitertechnologie. 43 (1): 84.
  21. ^ ein b Kada, Morihiro (2015). “Forschungs- und Entwicklungsgeschichte der dreidimensionalen Integrationstechnologie”. Dreidimensionale Integration von Halbleitern: Verarbeitung, Materialien und Anwendungen. Springer. S. 15–8. ISBN 978-3-319-18675-7.
  22. ^ ein b “Geschichte: 2010er Jahre”. SK Hynix. Abgerufen 19. Juli 2019.

Externe Links[edit]