3D-Integration – ウィキペディア

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下 3D統合 電子機器の統合回路（IC、チップ）を理解します。この電子コンポーネントは、2つ以上の層に水平方向と垂直の両方で統合されています。つまり、単一の回路に接続されています。 3次元統合回路 （3D-IC）。異なるアクティブレベル間の垂直接続は、シリコンスルー接触（英語）によって使用されます。 スルーシリコンバイアス ）有効にします。半導体業界では、3D統合は、よりコンパクトでより強力な電子デバイス（「ムーアよりも」）の傾向を継続するための有望なパスとして取引されています。さまざまなアプローチが続きます。

メインチップと3つのサポートチップの3D統合の例
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3Dパッケージ（Engl。 3Dパッケージ ）単一の住宅で個々のチップの積み重ねを通してスペースを節約します。このテクノロジーは、システムインパッケージ（SIP）またはチップスタックマルチチップモジュールとして知られているため、個々のICSは単一の回路に統合されていません。それらは、電気信号を介してチップの外側と、異なるハウジングの回路基板に設置されている場合に引き続き通信します。
対照的に、3D-ICは単一のICのように機能します。すべてのチップレベルのすべてのコンポーネントは、垂直および水平方向に設計された方法に応じて、3D IC内で互いに通信します。したがって、3D-ICは、回路基板に合わせてシステムオンチップと同様の3Dパッケージに動作します。

以下は、3D統合回路を製造する最も一般的な4つの方法です。リスト：

モノリシック生産
電子コンポーネントとその接続（配線）は、単一の半導体基質（WAEF）に層で適用され、その後、個々のチップにカットされます。単一の基質しかないため、個々のチップのアライメント、結合、または過剰な存在を必要としません。アプリケーション [初め] 通常のトランジスタの生産には非常に大きなプロセス温度が必要であるため、この方法は現在依然として制限されているため、すでに製造された電気ラインが破壊または破損する可能性があります。このモノリシック3D ICテクノロジーは、DARPA資金の寄付の一環としてスタンフォード大学で研究されました
ウェーハオンウェーファー -方法
電子コンポーネントは、2つ以上の半導体基質（WAFERS）に構築されており、その後整列して結合されます。 3D-ICSの結合ウェーハは時々結論付けられます。ウェーハは、結合の前後に拡張することができます。垂直電気化合物（タクトを介して）は、結合前にチップに挿入したり、スタックが製造された後に製造されたりすることもできます。これらのシリコン障害は、個々の基板または複数の基板を通過し、アクティブ層を一緒にまたは外部結合パッドで接続できます。この方法の利点は、すべてのICが基板上で並行して互いに接続されているため、比較的低いワークロードです。ウェーハオンワーファー方法は、1つだけがより多くの収量を減らすことができます n 3D-ICのパートチップに欠陥があり、3D-IC全体に欠陥があります。個々の結合エラーは、すべての3D-ICを使用できなくなる可能性があります。さらに、ウェーハは同じサイズでなければなりませんが、多くのエキゾチックな材料（例えば、IIIVネック導体）では、CMOSロジックまたはDRAMのシリコンウェーハ（通常300 mmウェーハ）よりもかなり小さく（通常は最大100 mmウェーハ）、このようなヘテログナスの3D統合が困難になります。
ダイオンウェーファー -方法
電子コンポーネントは、2つの異なる半導体基板上に構築されています。これらの基質の1つは、時々そのチップにあります。次に、個々のチップが他の基質のチップに揃えられ、結合されます。ウェーハオンウェーファーテクノロジーと同様に、ウェーハを拡張し、スルーの製造を結合の前後に実行することができます。さらに、3D ICSが分離される前に、追加のチップをスタックに統合することもできます。
ダイダイ -方法
電子コンポーネントは2つ以上の半導体基質に基づいており、その後、部分チップが時々整列して結合されます。部分的なチップとスルータクトの生成は、結合の前後に行うことができます。この方法の大きな利点は、各部分チップをそれ自体でテストできることです。そのため、誤ったコンポーネントを早期に発見して整理できることです。このようにして、単一の誤ったチップが完成した3D ICの機能を防ぐことをよりよく防ぐことができます。 [2] さらに、3D ICの各部分チップは事前に特徴付けられるため、特に低電力消費でモバイル使用など、消費電力とパフォーマンスに関して最適に混合され、調整できます。

半導体チップの従来のスケーリングは、信号期間も改善します。
ただし、一方では、最大の電力密度に関する制限があるため、現在の製造およびチップ設計技術のさらなるスケーリングがより困難になり、一方では、トランジスタとは異なり、電気接続がより速くなっていないためです。このため、従来の2D統合回​​路を積み重ね、第3次元で組み合わせることにより、さらにスケーリングの課題を習得するために、3D統合回路が提案されました。 [3] これは、平面配置と比較して通信を加速することを約束します。 [4] 多くの重要な利点は、次のような3D-ICに関連しています。

  • より低い床エリア： 3D-ICSを使用すると、コンポーネントのより低い領域にもっと機能的なコンポーネントが適合します。 B.回路基板上。これにより、新しい世代の小規模で強力なデバイスが可能になります。
  • コストの削減： サイズと達成可能な最小欠陥密度は、統合回路の理論的に最大達成可能な収率を制限します。したがって、より大きな2D ICの分割により、いくつかの小さなサブチップに分割され、3D-ICSでの積み重ねは収量を増加させ、したがって製造コストを削減できます。これは、部分チップが結合前に機能について個別にテストされている場合に特に当てはまります。 [5] [6] したがって、コストの優位性は、ウェーハオンウェーファー法には少なく適用されます。
  • 不均一な統合： 3D-ICSは、さまざまな製造プロセスの部分的なチップを統合する可能性を提供します。これにより、個々のコンポーネントの生産をチップで一緒に生成する場合よりもはるかに高い程度に最適化することができます。さらに、異なる互換性のない製造技術のコンポーネントを3D-ICで組み合わせることができることを意味します。 [7]
  • 短い信号パスと消費電力の低下： 消費電力の削減は一般に、バッテリー寿命の増加につながります。さらに、これにより廃熱が少なくなり、これにより冷却に対する需要が低くなり、より小さなデバイスが可能になります。ただし、熱を輸送しないように積み重ねることは悪化する傾向があるため、3D-icsでは消費電力が一般的に低くなり、ローカルヒートセンターの発生により多くの注意を払う必要があることを念頭に置いておく必要があります。スケーリングの供給電圧の一般的な減少に加えて、3D-ICSは、より短いシグナル伝達経路によってより低い消費電力を達成します。現在チップに残っている信号の消費電力は、10〜100倍に削減できます。 [8] 電気接続の短縮は、寄生能力が少ないため、必要な電力消費も減少させます。 [9]
  • デザイン/構造： 追加の寸法を使用すると、コンポーネントのコンポーネントの高次、したがって構造または設計の新しい可能性が可能になります。
  • バンド幅： 3D統合により、個々のチップレベル間の多数の垂直接続が可能になります。これにより、異なるレベルの機能ブロック間でブロードバンドデータバスを生産できます。これの典型的な例は、プロセッサを介してキャッシュメモリが配置されるプロセッサとメモリのスタックです。この配置により、128ビットまたは256ビットの現在の典型的なバスよりもはるかに大きな帯域幅のバスが可能になります。 [十] 大きなバスはメモリウォールの問題を緩和します、 [11] これは、今日のプロセッサがしばしばメモリアクセスを待たなければならないため、実際にパフォーマンスを活用できないという事実を意味します。

このテクノロジーは新しいため、次のような新しい課題を克服する必要があります。

  1. 収率： 追加の製造ステップごとに、追加の欠陥のリスクが高まります。 3D-ICが正常に実装される傾向にもかかわらず、商業的に正常に実装されるためには、欠陥を許容または修理/修理することができます。全体として、すべての技術と同様に、使用が商業的に価値があるようにするために、欠陥密度を低下させる必要があります。 [12番目]
  2. 熱の発達と国外追放： チップで引き起こされる損失の損失は、スタック内で消散する必要があります。特に熱ホットスポットを考慮する必要があります。
  3. デザインの複雑さ： 3D統合のすべての利点を使用するには、設計手法と新しいCADツールを要求する必要があります。 [13]
  4. TSV – オーバーヘッドの節約： ゲート構造と比較して、TSVは大きく、回路レイアウトに影響を与えます。 45 nmのテクノロジーノードを使用すると、TSVは約10 µm²の面積を占有します。これは、約50ゲート構造の面積に対応しています。 [14] さらに、配置エリアの生産には追加のスペースが必要であるため、TSVのスペース要件を増やす他のICコンポーネントの制限付きゾーンがあります。選択したテクノロジーに応じて、TSVSはレイアウトリソースの一部をブロックします。 [14] First-SVSを使用すると、メタ化前に製造されるため、トランジスタレベルを占有し、配置障壁につながります。対照的に、TSVは、via-last SVSでの金属化後に生成され、チップを通過します。このようにして、彼らはトランジスタレベルとメタレーションレベルの両方を証明し、配置とルーティングの障害につながります。 TSVの使用は一般に信号線の長さの減少に関連していますが、これは実際にはTSVの数とその特性に依存します。 [14] さらに、ラインの長さの部分チップ上のブロックレイアウトの粒度が影響します。通常、中程度（20〜100モジュールのブロック）とラフ（ブロックレベルの分割）の粒度が減少しますが、微細な（ゲートレベルの分割）の粒度が増加します。 [14]
  5. 回路の検査： 高い全体的な出力を達成し、コストを削減するためには、独立した部分チップの個別の試験が不可欠です。 [15] [16] ただし、3D-ICの隣接するアクティブ層間の密接な統合により、同じ回路モジュールの異なる部分の間にかなりの量の信号接続がもたらされ、異なる部分チップに分割されます。必要な実装によって導入される大規模なオーバーヘッドとは別に、そのようなモジュールの部分、例えばB.従来の技術に依存しない乗数。これは、特に時間型のパスに適用されます。
  6. 標準の欠落： 現在、これらの質問が既に対処されていたとしても、TSVベースの3D-ICデザイン、それらの制作とパッケージにはわずかな標準しかありません。 [17] [18] さらに、現在調査中の多くの統合オプションがあります。 B.アプローチ [19] 経由 （金属化レベルに応じたTSV生産）、 先に進みます （金属化前のTSV生産）および ミドル経由 （メタレーションに平行な生産）、インターポーザー、 [20] 直接ボンディングなど。
  7. 不均一な統合のサプライヤー： 不均一なシステムの場合、複数のコンポーネントサプライヤーのコンポーネントの配信遅延は、製品全体の遅延に対して決定的であるため、3D-ICに関与する各サプライヤーの収入は遅れます。

個々のサブチップへの関数ブロックの分割に応じて、ゲートレベルとブロックレベルの統合という2つの設計方法を区別できます。ゲートレベルの統合は、広範な課題に直面しており、現在、ブロックレベルの統合よりも実用的ではないようです。 [21] [22]

ゲートレベル統合 [ 編集 | ソーステキストを編集します ]

回路がゲートまたはトランジスタレベルで統合されている場合、標準セル（関数ブロック）はいくつかの部分チップに分割されます。この統合バリアントは、ラインパスの短縮と優れた柔軟性を約束します。ただし、より短いラインパスの利点は、サブ機能ブロックが特定のサイズを下回らない場合にのみ機能します。一方、部分的なチップの間の化合物全体で必要な数の必要な数が高いからです。多数の過剰な過剰な作動は、高価なCHIエリアを利用し、デザインの複雑さを高めます。ゲートレベルの統合には、現在利用できない3Dプレイスアンドルートソフトウェアが必要です。 [22] さらに、いくつかの部分チップへの関数ブロックの分布は、3D ICがまとめられる前にブロックを完全にテストできないことを意味します。このようにして、部分チップ上の領域の故障により、3D IC全体の故障を引き起こす可能性があり、したがっていくつかの良好な部分チップが発生し、収量がさらに低下します。さらに、この方法は、プロセスの変動、特に部分チップ間の変動の影響も増加させます。したがって、同じ回路の2D-ICよりも3Dレイアウトの場合、収量は低くなります。 [23] さらに、ゲートレベルの統合により、特に既存のIPコアとEDAソフトウェアは現在3D統合に利用できないため、既存の設計の再設計を強制します。

ブロックレベル統合 [ 編集 | ソーステキストを編集します ]

この方法では、完全な機能ブロックのみが個々のチップに分散されます。機能ブロックには主にほとんどの導体ネットワークが含まれており、少数の「グローバル」接続にリンクされています。このため、ブロックレベルの統合は、過剰なエンクロージャの削減を約束します。不均一なシングルチップが組み合わされている3Dシステムは、高速または発電ロジック、異なるストレージタイプ、アナログ、HF回路などのために異なるテクノロジーノードで異なる製造プロセスを必要とします。さらに、このテクノロジーは、現在の2Dから3D-ICの設計からの移行を促進できます。基本的に、3D対応ソフトウェアツールは、個々のチップへの機能ブロックの分布と熱分析にのみ必要です。 [24] それぞれの個々のチップは、利用可能な（おそらく適応した）2Dツールと2Dブロックを使用して開発できます。これは、利用可能な2D-IPコアを使用しやすくなり、IPブロックを再設計してそれらに埋め込むのではなく、ブロック間の空きスペースに義務的なスルーコンパクトを配置するのが簡単であるため、信頼できるIPコアの幅広い可用性に役立ちます。 [21] （後続の）テスト可能性のためだけに設計された領域は、IPブロックの重要な部分であるため、3D回路でのテストを容易にするために使用できます。さらに、多くの重要なパスを2Dブロックにインストールできます。これにより、スルーの生成の変動と個々のチップ間での収量への影響が制限されます。

2004年、Intelは彼のPentium 4-CPUの3Dバージョンを発表しました。 [25] 積み重ねられたチップは2つの個別のチップで作られており、ページはそれぞれアクティブコンポーネントで互いに変わり、接続されているため、構造を介して密度が可能になります。個々のチップの背面への接続は、外部信号接続と電源に使用されました。 3Dでの配置計画と配線計画のために、設計者は、パフォーマンスとパフォーマンスの改善を目的として、各チップの機能ブロックを手動で注文しました。大型および高性能ブロックの分割と慎重な新しい配置により、サーマルホットスポットを制限できます。 3D設計により、2D-Pentium-4のパフォーマンスの増加が15％（取り外し可能なパイプラインレベルのため）と省エネと比較して、15％（取り外し可能なリピーターと配線の努力が減少したため）を可能にしました。

Teraflop Researchチップは2007年にIntelによって導入され、積み重ねられたメモリユニットを備えた実験的な80コア設計です。メモリ帯域幅に対する需要が高いため、従来のIOアプローチには10〜25 Wが必要になります。 [15] 改善を達成するために、Intelデザイナーはシリコンスルーコンタクトに基づいてストレージバスを実装しました。各コアは、12 gb/s接続を介してSRAMチップのストレージレベルに接続されています。 1 Tb/sの範囲があり、2.2 Wのみが必要です。

ロチェスター大学のエビー・フリードマン教授周辺の従業員または学生によって、2008年に3Dプロセッサのより学術的な実装が発表されました。回路は1.4 GHzのクロック周波数で動作し、積み重ねられたチップ間で最適化された垂直処理のために設計されました。これにより、従来の回路が1つのレベルでは達成できない3Dプロセッサスキルが得られるはずです。 [26] 3次元回路の生成における課題は、すべてのレベルが、個々のレベル間で尋問される情報なしで調和して邪魔されずに機能することでした。 [27]

ソドム [28] 2Dおよび3D ICのシミュレーションに使用できるオープンソースCADプログラムです。パフォーマンスにも使用できます。 [29] さまざまな手法と設計パラメーターに基づいて、サイズ、配線レベルの数、2D/3Dチップの配線レベルの最適なサイズを予測するため。ユーザーはスケーリングの傾向を調査し、プログラムを使用してチップデザインを最適化することもできます。

文学 [ 編集 | ソーステキストを編集します ]

様々

可能なアプリケーション

Webリンク [ 編集 | ソーステキストを編集します ]

選択したプレス記事

個別に [ 編集 | ソーステキストを編集します ]

  1. ↑ モノリシック3Dのアプリケーション 。 Monolithic 3d Inc.
  2. ↑ 3D統合：デザインの革命 。 Real World Technologies、2。MAI2007。
  3. ↑ 3Dプロセッサ、スタッキングコア 。 開発者は小屋。 2005年9月20日、1ページ。
  4. ↑ 3Dプロセッサ、スタッキングコア 。 開発者は小屋。 2005年9月20日、2ページ。
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