Phần tử C – Wikipedia

Posted on by lordneo

Chậm trễ trong việc triển khai và môi trường ngây thơ (dựa trên chốt Earle)

Sơ đồ thời gian của phần tử C và cổng OR bao gồm

Thực hiện cổng đa số của phần tử C và cổng OR bao gồm (a); Các hiện thực được đề xuất bởi Maevsky (b), Tsirlin (c) và Murphy (d)

Triển khai tĩnh của phần tử C hai và ba đầu vào [1][2][3]

Triển khai bán tĩnh của phần tử C hai và nhiều đầu vào [19659006]. Để có phiên bản nhanh hơn, hãy xem [7]

Tế bào David (a) và các triển khai nhanh của nó: cấp độ cổng (b) và cấp độ bóng bán dẫn (c) [8]

Muller Yếu tố C ( C -gate độ trễ flip-flop hoặc đôi khi trùng khớp lật mạch an toàn hai tay ) là một khối kỹ thuật số nhỏ được sử dụng rộng rãi trong thiết kế các mạch và hệ thống không đồng bộ. Nó đã được chỉ định chính thức vào năm 1955 bởi David E. Muller [9] và lần đầu tiên được sử dụng trong máy tính IllIAC II. [10] Về mặt lý thuyết mạng, phần tử C là một mạch phân phối bán chính thức, được mô tả hoạt động đúng lúc theo sơ đồ Hasse. [11][12][13] Phần tử C có liên quan chặt chẽ với điểm hẹn [14] và tham gia [15] trong đó đầu vào không được phép thay đổi hai lần liên tiếp. Trong một số trường hợp, khi biết được mối quan hệ giữa các độ trễ, phần tử C có thể được nhận ra dưới dạng mạch tổng sản phẩm (SOP) [16][17]. Các kỹ thuật trước đây để thực hiện phần tử C [18][19] bao gồm kích hoạt Schmidt, [20] Flip-flop Ec-Jordan và flip-flop điểm di chuyển cuối cùng.

Bảng giả định và các giả định trì hoãn [ chỉnh sửa ]

Đối với hai tín hiệu đầu vào, phần tử C được xác định bởi phương trình

y n = ] x 1 x 2 + ( x 1 + x 2 ) n – 1 { displaystyle y_ {n} = x_ {1} x_ {2} + (x_ {1} + x_ {2}) y_ {n-1}}

tương ứng với bảng chân lý sau:

Bảng này có thể được biến thành một mạch bằng bản đồ Karnaugh. Tuy nhiên, việc thực hiện thu được là ngây thơ, vì không có gì được nói về các giả định trì hoãn. Để hiểu trong những điều kiện nào mạch thu được là khả thi, cần phải phân tích bổ sung, điều này cho thấy rằng

  • delay1 là độ trễ lan truyền từ nút 1 qua môi trường đến nút 3,
  • delay2 là độ trễ lan truyền từ nút 1 thông qua phản hồi nội bộ đến nút 3,
  • delay1 phải lớn hơn delay2.

Vì vậy, việc triển khai ngây thơ là chính xác chỉ đối với môi trường chậm. [21]

Lưu ý rằng định nghĩa của phần tử C có thể dễ dàng khái quát cho logic đa giá trị hoặc thậm chí cho các tín hiệu liên tục:

Ví dụ: bảng chân lý cho một phần tử C ba chiều cân bằng với hai đầu vào là

Việc triển khai phần tử C [ chỉnh sửa ]

Tùy thuộc vào yêu cầu đối với tốc độ chuyển đổi và mức tiêu thụ năng lượng, phần tử C có thể được nhận ra là thô hoặc tốt- mạch hạt. Ngoài ra, người ta nên phân biệt giữa việc thực hiện đơn đầu ra và vi sai [22] của phần tử C. Có thể thực hiện khác biệt bằng cách chỉ sử dụng NAND (chỉ có BAC). Việc thực hiện một đầu ra có thể thực hiện được khi và chỉ khi: [23]

  1. Mạch, trong đó mỗi đầu vào của một phần tử C được kết nối thông qua một biến tần riêng biệt với đầu ra của nó, tương đối giống với trạng thái, trong đó tất cả các bộ biến tần được kích thích.
  2. Trạng thái này là trực tiếp cho cổng đầu ra của phần tử C.

Việc triển khai ở cấp độ cổng [ chỉnh sửa ]

Có một số mạch đầu ra đơn khác nhau của C tầng hầm được xây dựng trên các cổng logic [24][25]. Cụ thể, cái gọi là triển khai của Maevsky [26][27][28] là một mạch không phân phối một cách lỏng lẻo dựa trên [29]. Không phân phối đôi khi được giới thiệu để tăng đồng thời. Cổng 3NAND trong mạch này có thể được thay thế bằng hai cổng 2NAND. Phần tử C chỉ sử dụng cổng hai đầu vào đã được đề xuất bởi Tsirlin [30] và sau đó được Starodoubtsev et al. sử dụng ngôn ngữ Taxogram. [31] Mạch này trùng với mạch được gán (không có tham chiếu) cho Bartky [26] và có thể hoạt động mà không cần chốt đầu vào. Một phiên bản khác của phần tử C được xây dựng trên hai chốt RS đã được Murphy tổng hợp [32] bằng cách sử dụng công cụ Petrify. Tuy nhiên, mạch này bao gồm biến tần được kết nối với một nếu đầu vào. Biến tần này nên có độ trễ nhỏ. Một số phương pháp tiếp cận độc lập với tốc độ [33][34] cho rằng các bộ biến tần đầu vào có độ trễ bằng không có sẵn trên tất cả các cổng, điều này vi phạm tính độc lập tốc độ thực sự nhưng khá an toàn trong thực tế. Các ví dụ khác về việc sử dụng giả định này cũng tồn tại. [35]

Việc triển khai tĩnh và ngữ nghĩa [ chỉnh sửa ]

Trong báo cáo của mình [9] Muller đề xuất nhận ra phần tử C là một cổng đa số với phản hồi . Tuy nhiên, để tránh các mối nguy liên quan đến độ trễ của độ trễ bên trong, cổng đa số phải có số lượng bóng bán dẫn càng nhỏ càng tốt. [36][37] Nói chung, các phần tử C với các giả định thời gian khác nhau [38] có thể được xây dựng trên AND-OR-Invert ( AOI) [39][40] hoặc cổng kép, OR-AND-Invert (OAI) của nó [41][42] và biến tần. Tuy nhiên, một lựa chọn khác được cấp bằng sáng chế bởi Varshavsky và cộng sự [43][44] là tắt các tín hiệu đầu vào khi chúng không bằng nhau. Rất đơn giản, những nhận thức này tiêu tan nhiều năng lượng hơn do ngắn mạch. Lưu ý rằng việc kết nối một cổng đa số bổ sung với đầu ra đảo ngược của phần tử C, chúng tôi có được hàm bao gồm HOẶC (EDLINECOR): [45][46]

z n = x 1 x 2 + ( x 1 + x 2 ) y 19659138] ¯ { displaystyle z_ {n} = x_ {1} x_ {2} + (x_ {1} + x_ {2}) { overline {y_ {n}}}}

. Cũng lưu ý rằng một số mạch không đồng bộ đơn giản như bộ phân phối xung [47] chỉ có thể được xây dựng trên các cổng đa số.

Phần tử C bán dẫn lưu trữ trạng thái trước đó bằng cách sử dụng hai bộ biến tần ghép chéo, tương tự như một tế bào SRAM. Một trong những bộ biến tần yếu hơn phần còn lại của mạch, do đó nó có thể bị áp đảo bởi các mạng kéo lên và kéo xuống. Nếu cả hai đầu vào đều bằng 0, thì mạng kéo lên thay đổi trạng thái của chốt và phần tử C xuất ra 0. Nếu cả hai đầu vào là 1, thì mạng kéo xuống sẽ thay đổi trạng thái của chốt, làm cho đầu ra của phần tử C trở thành 1. Mặt khác, đầu vào của chốt không được kết nối với

V dd { displaystyle V _ { text {dd}}}

hoặc mặt đất, và do đó biến tần yếu chiếm ưu thế và chốt xuất ra trạng thái trước đó. Ngoài ra còn có các phiên bản của phần tử C bán dẫn được xây dựng trên các thiết bị có điện trở âm (NDR). [48][49] Tuy nhiên, cần lưu ý rằng NDR thường được xác định cho tín hiệu nhỏ. Vì vậy, rất khó để mong đợi rằng một phần tử C như vậy sẽ hoạt động trong phạm vi đầy đủ của điện áp hoặc dòng điện.

Khái quát hóa và triển khai không bán dẫn [ chỉnh sửa ]

Vì cổng đa số là trường hợp cụ thể của cổng ngưỡng, về nguyên tắc, bất kỳ trường hợp nào được biết đến của cổng ngưỡng [50] được sử dụng để xây dựng một yếu tố C. Tuy nhiên, trong trường hợp đa giá trị, việc kết nối đầu ra của cổng đa số với một hoặc một vài đầu vào có thể không có hiệu quả mong muốn. Ví dụ: sử dụng hàm đa số ternary được xác định là [51]

không dẫn đến yếu tố C tạm thời được chỉ định bởi bảng chân lý, nếu tổng

x 1 + x 2 + x 3 { displaystyle x_ {1} + x_ {2} + x_ {3}}

không được chia thành các cặp. Tuy nhiên, ngay cả khi không có sự phân chia hai chức năng đa số ternary như vậy là phù hợp để xây dựng một cổng OR bao gồm cả ba. Lưu ý rằng cả hai mạch Maevsky và Tsirlin thực sự dựa trên cái gọi là tế bào David. [52] Việc thực hiện cấp độ bóng bán dẫn nhanh của nó được sử dụng trong phần tử C bán dẫn được đề xuất. [53] Tuy nhiên, một mạch bán dẫn khác sử dụng bóng bán dẫn (thực sự là MUX) 2: 1) đã được đề xuất. [54] Các công nghệ khác phù hợp để hiện thực hóa các nguyên thủy không đồng bộ bao gồm nguyên tố C, là: ống nano carbon [55]thiết bị tạo đường hầm đơn electron [56]chấm lượng tử [57] và công nghệ nano phân tử [Năm19699222].

Tài liệu tham khảo [ chỉnh sửa ]

  1. ^ I. E. Sutherland, "Micropipelines", Truyền thông của ACM, tập. 32, không 6, tr 720 720738, 1989.
  2. ^ C. H. van Berkel, "Coi chừng ngã ba isochronic", Báo cáo UR 003/91, Phòng thí nghiệm nghiên cứu của Philips, 1991.
  3. ^ V. B. Marakhovsky, Thiết kế logic của các mạch không đồng bộ. Trượt trên khóa học. Phòng CS & SE, SPbPU.
  4. ^ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky, B. S. Tsirlin, "H flip-flop", chứng nhận của tác giả USSR SU1562964, ngày 5 tháng 7 năm 1990.
  5. ^ V. I. Varshavsky, "các yếu tố ngưỡng được định hướng", Hội nghị chuyên đề về hồ lớn của IEEE trên VLSI 1998, trang 52 Lời58.
  6. ^ V. I. Varshavsky, "Yếu tố ngưỡng và phương pháp thiết kế giống nhau", Bằng sáng chế US6338157, ngày 8 tháng 1 năm 2002.
  7. ^ Y. A. Stepchenkov, Y. G. Dyachenko, A. N. Denisov, Y. P. Fomin, "H flip-flop", Patent RU2371842, ngày 27 tháng 10 năm 2009.
  8. ^ A. Bystrov, A. Yakovlev, Tổng hợp mạch không đồng bộ bằng ánh xạ trực tiếp: Giao diện với môi trường. Báo cáo kỹ thuật, Khoa CS, Đại học Newcastle khi Tyne, tháng 10 năm 2001.
  9. ^ a b D. E. Muller, Lý thuyết về mạch không đồng bộ. Báo cáo số. 66, Phòng thí nghiệm máy tính kỹ thuật số, Đại học Illinois tại Urbana-Champaign, 1955.
  10. ^ H. C. Breadley, "IllIAC II – Một mô tả ngắn và thư mục chú thích", Giao dịch của IEEE trên máy tính điện tử, tập. EC-14, không. 3, trang 399 trục403, năm 1965.
  11. ^ D. E. Muller và W. S. Bartky, "Một lý thuyết về mạch không đồng bộ", Int. Hội thảo chuyên đề về lý thuyết chuyển mạch tại Đại học Harvard, trang 204 Thay243, 1959.
  12. ^ W. J. Poppelbaum, Giới thiệu về Lý thuyết về Máy kỹ thuật số. Toán học, E.E. 294 Bài giảng, Đại học Illinois tại Urbana-Champaign.
  13. ^ J. Gunawardena, "Một cấu trúc sự kiện tổng quát cho Muller mở ra một mạng lưới an toàn", Int. Hội thảo về lý thuyết đồng thời (CONCUR) 1993, tr. 278 Thay292.
  14. ^ M. J. Stucki, S. M. Ornstein, W. A. ​​Clark, "Thiết kế logic của các đại phân tử", trong Kỷ yếu của AFIPS 1967, trang 357 357364.
  15. ^ J. C. Ebergen, J. Segers, I. Benko, "Chương trình song song và thiết kế mạch không đồng bộ", Hội thảo về máy tính, trang 50 Ném103, 1995.
  16. ^ P.A. Biael, J.R. Burch và T.H. Meng, "Kiểm tra sự tương đương tổ hợp của các mạch độc lập tốc độ", Phương pháp chính thức trong thiết kế hệ thống, tập. 13, không. 1, trang 37-85, 1998.
  17. ^ H. Park, A. He, M. Roncken và X. Song, "Mô hình trì hoãn bán mô-đun được xem xét lại trong bối cảnh thời gian tương đối", IET Electronics Letters, vol. 51, không. 4, tr.333.33434, 2015.
  18. ^ Báo cáo tiến độ kỹ thuật, tháng 1 năm 1959, Đại học Illinois tại Urbana-Champaign.
  19. ^ W. J. Poppellbaum, N. E. Wiseman, "Thiết kế mạch cho máy tính Illinois mới", Báo cáo không. 90, Đại học Illinois tại Urbana-Champaign, 1959.
  20. ^ N. P. Singh, Một phương pháp thiết kế cho các hệ thống tự thời gian. Luận án thạc sĩ, MIT, 1981, 98 trang.
  21. ^ J. Cortadella, M. Kishinevsky, Hướng dẫn: Tổng hợp các mạch điều khiển từ thông số kỹ thuật STG. Trường học mùa hè, Lyngby, 1997.
  22. ^ A. Mokhov, V. Khomenko, D. Sokolov và A. Yakovlev, "Về logic điều khiển đường ray kép để tăng cường độ bền mạch", IEEE Int. Hội nghị về ứng dụng đồng thời vào thiết kế hệ thống (ACSD) 2012, trang 112 Công trình 121.
  23. ^ B. S. Tsirlin, "Một khảo sát về các vấn đề tương đương của việc hiện thực hóa các mạch trong cơ sở AND-KHÔNG độc lập với tốc độ", Tạp chí Khoa học Máy tính và Hệ thống Liên Xô, tập. 24, 1986, tr. 58. Mạnh171).
  24. ^ B. S. Tsirlin, "H flip-flop", chứng chỉ của tác giả USSR SU1096759, ngày 7 tháng 6 năm 1984.
  25. ^ B. S. Tsirlin, "Nhiều đầu vào H flip-flop", chứng nhận của tác giả USSR SU1162019, ngày 15 tháng 6 năm 1985.
  26. ^ a b M. Kuwako, T. Nanya, "Đánh giá độ tin cậy về thời gian của các mạch không đồng bộ dựa trên các mô hình độ trễ khác nhau", Hội nghị chuyên đề quốc tế về nghiên cứu nâng cao về mạch và hệ thống không đồng bộ (ASYNC) 1994, tr.2223131.
  27. ^ J. A. Brzozowski, K. Raahemifar, "Kiểm tra các yếu tố C không phải là cơ bản", Hội thảo làm việc về các phương pháp thiết kế không đồng bộ (ASYNC) 1995, tr. 150 Tiết159.
  28. ^ P. A. Beerel, J. R. Burch, T. H. Meng, "Kiểm tra sự tương đương tổ hợp của các mạch độc lập tốc độ", Phương pháp chính thức trong thiết kế hệ thống, tập. 13, không. 1, 1998, tr 37 378585.
  29. ^ V. I. Varshavsky, O. V. Maevsky, Yu. V. Mamrukov, B. S. Tsirlin, "H flip-flop", chứng nhận của tác giả USSR SU1081801, ngày 23 tháng 3 năm 1984.
  30. ^ B. S. Tsirlin, "H-flip-flop", chứng chỉ của tác giả USSR SU1324106, ngày 15 tháng 7 năm 1987.
  31. ^ N. A. Starodoubtsev, S. A. Bystrov, "Tinh chỉnh hành vi đơn điệu để tổng hợp các mạch không đồng bộ hai cổng đầu vào", IEEE Int. Hội nghị chuyên đề Trung Tây về Mạch và Hệ thống (MWSCAS) 2004, tập. I, trang I-521 Từ524.
  32. ^ J. P. Murphy, "Thiết kế phần tử C dựa trên chốt", Electronics Letters, vol. 48, không 19, 2012, trang 1190 Từ1191.
  33. ^ P. Biael và T. H.-Y. Mạnh. "Tổng hợp cấp độ cổng tự động của các mạch độc lập tốc độ", IEEE / ACM Int. Hội thảo về thiết kế hỗ trợ máy tính (ICCAD) 1992, trang 581 Từ587.
  34. ^ A. Kondratyev, M. Kishinevsky, B. Lin, P. Vanbekbergen và A. Yakovlev, "Thực hiện cổng cơ bản của các mạch độc lập tốc độ", Hội nghị tự động hóa thiết kế ACM (DAC) 1994, trang 56 cách62.
  35. ^ [19659226] A. V. Yakovlev, A. M. Koelmans, A. Semenov, D. J. Kinniment, "Mô hình hóa, phân tích và tổng hợp các mạch điều khiển không đồng bộ sử dụng lưới Petri", Integration, Tạp chí VLSI, tập. 21, không 3, tr 143 143170, 1996.
  36. ^ D. Hampel, K. Prost và N. Schasingberg, "Ngưỡng logic sử dụng thiết bị MOS bổ sung", Bằng sáng chế US3900742, ngày 19 tháng 8 năm 1975.
  37. ^ D. Doman, Kỹ thuật Thư viện CMOS: Tăng cường Bộ dụng cụ thiết kế kỹ thuật số cho Silicon cạnh tranh. Wiley, 2012, 327 trang.
  38. ^ K. S. Stevens, R. Ginosar và S. Rotem, "Thời gian tương đối [asynchronous design]", Giao dịch của IEEE trên Hệ thống tích hợp quy mô rất lớn (VLSI), tập. 11, không 1, trang 129 Vang140, 2003.
  39. ^ H. Zemanek, "Sequentielle asynchrone Logik", Elektronische Rechenanlagen, tập. 4, không. 6, trang 248 Vang253, 1962. Cũng có sẵn bằng tiếng Nga với tên é. Цманан 232 che245.
  40. ^ W. Fleischhammer, "Những cải tiến trong hoặc liên quan đến các mạch kích hoạt có thể đóng gói không đồng bộ", đặc tả bằng sáng chế của Anh GB1199698, ngày 22 tháng 7 năm 1970.
  41. ^ T.-Y. Wuu và S. B. K. Vrudhula, "Một thiết kế của phần tử Muller C đa đầu vào nhanh và hiệu quả trong khu vực", Giao dịch của IEEE trên Hệ thống tích hợp quy mô rất lớn (VLSI), tập. 1, không 2, trang 215 Vang219, 1993.
  42. ^ H. K. O. Berge, A. Hasanbegovic, S. Aunet, "Các yếu tố Muller C dựa trên các chức năng thiểu số 3 cho các nguồn cung cấp điện áp cực thấp", IEEE Int. Hội thảo chuyên đề về thiết kế và chẩn đoán các mạch và hệ thống điện tử (DDECS) 2011, trang 195 195200200.
  43. ^ V. I. Varshavsky, A. Y. Kondratyev, N. M. Kravchenko và B. S. Tsirlin, "H flip-flop", Giấy chứng nhận của tác giả USSR SU1411934 ngày 23 tháng 7 năm 1988.
  44. ^ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky và B. S. Tsirlin, "H flip-flop", giấy chứng nhận của tác giả Liên Xô SU1443137, ngày 7 tháng 12 năm 1988.
  45. ^ D. A. Pucknell, "Cách tiếp cận logic hướng sự kiện (EDL) đối với biểu diễn hệ thống kỹ thuật số và các quy trình thiết kế liên quan", Kỷ yếu IEE, Máy tính và Kỹ thuật số, tập. 140, không. 2, trang 119 Minh126, 1993.
  46. ^ A. Yakovlev, M. Kishinevsky, A. Kondratyev, L. Lavagno, M. Pietkiewicz-Koutny, "Về các mô hình cho hành vi mạch không đồng bộ với tính nhân quả OR", Phương thức chính thức trong Thiết kế hệ thống, tập. 9, không 3, trang 189 L2233. 1996.
  47. ^ J. C. Nelson, Mạch đếm độc lập tốc độ. Báo cáo số. 71, Phòng thí nghiệm máy tính kỹ thuật số, Đại học Illinois tại Urbana-Champaign, 1956.
  48. ^ C.-H. Lin, K. Yang, A. F. Gonzalez, J. R. East, P. Mazumder, G. I. Haddad, "Cổng logic kỹ thuật số tốc độ cao dựa trên InP sử dụng cấu trúc dị vòng RTD / HBT", Int. Hội thảo về Indium Phosphide và các vật liệu liên quan (IPRM) 1999, trang 419 .422.
  49. ^ P. Glosekotter, C. Pacha, KF Goser, W. Prost, S. Kim, H. van Husen, et al., "Thiết kế mạch không đồng bộ dựa trên yếu tố chuyển tiếp logic đơn giản có thể phân tách RTBT (MOBILE)", Mạch và hệ thống tích hợp hội nghị chuyên đề Thiết kế 2002, trang 365 Từ370.
  50. ^ V. Beiu, J. M. Quintana, M. J. Avedillo, "Triển khai VLSI của logic ngưỡng – Một khảo sát toàn diện", Giao dịch của IEEE trên Mạng thần kinh, tập. 14, không 5, trang 1217 Từ1243, 2003.
  51. ^ V. Varshavsky, B. Ovsievich, "Mạng bao gồm các yếu tố đa số theo thời gian", Giao dịch của IEEE trên Máy tính điện tử, tập. EC-14, không. 5, trang 730 Từ733, năm 1965.
  52. ^ R. David. Réalisation de systèmes séquentiels không đồng bộ par interconnexion đơn giản de cellules séquentielles nhận dạng. Modélisation et mô phỏng. D.Sc. thèse ở Physique, Đại học Joseph-Fourier, Grenoble, 1969, 170 tr.
  53. ^ S. M. Fairbanks, "Yếu tố Muller C hai giai đoạn", Bằng sáng chế Hoa Kỳ US6281707, ngày 28 tháng 8 năm 2001.
  54. ^ A. Morgenshtein, M. Moreinis, R. Ginosar, "Mạch đầu vào khuếch tán cổng không đồng bộ (GDI)", Giao dịch của IEEE trên Hệ thống tích hợp quy mô rất lớn (VLSI), tập. 12, không 8, trang 847 Từ856, 2004.
  55. ^ B. Liu, "Thiết kế Nanoelectronic dựa trên kiến ​​trúc Nano CNT". Chap. 19 trong cuốn sách VLSI, ed. Z. Wang, trang 375 Hàng408, InTech, 2010
  56. ^ S. Safiruddin, S. D. Cotofana, "Xây dựng các khối cho các mạch không nhạy cảm trễ bằng các thiết bị tạo đường hầm điện tử đơn", Hội nghị IEEE về Công nghệ nano 2007, trang 704 Từ708.
  57. ^ V. I. Varshavsky, "Thiết kế logic và thách thức lượng tử", Int. Hội thảo về Vật lý và mô hình hóa máy tính của các thiết bị dựa trên các cấu trúc có kích thước thấp 1995, trang 134 bức146.
  58. ^ A. J. Martin, P. Prakash, "Điện tử nano không đồng bộ: Điều tra sơ bộ", IEEE Int. Hội thảo chuyên đề về các mạch và hệ thống không đồng bộ (ASYNC) 2008, trang 58 Công trình68.

Liên kết ngoài [ chỉnh sửa ]